半导体存储装置的形成方法制造方法及图纸

本发明专利技术公开一种半导体存储装置的形成方法，其包含以下步骤。首先，提供基底，其具有存储区，并且，在基底的存储区内形成朝向第一方向延伸的多条位线，各位线的两侧包含三层的侧壁结构。接着，在基底的存储区内形成多个第一插塞，第一插塞位于各位线的两侧，并且，形成分别对位并接触第一插塞的多个导电图案。然后，在形成导电图案后，进行一化学反应制作工艺，改质三层的侧壁结构中的第二层。最后，进行一热处理制作工艺，完全移除第二层，以在三层的侧壁结构中形成空隙层。

Formation Method of Semiconductor Storage Device

The invention discloses a method for forming a semiconductor storage device, which comprises the following steps. Firstly, a base is provided, which has a storage area, and a plurality of bit lines extending in the first direction are formed in the storage area of the base. The two sides of each line contain three layers of side wall structure. Then, in the storage area of the base, a plurality of first plugs are formed, the first plugs are located on both sides of each line, and a plurality of conductive patterns are formed which are respectively positioned and contacted with the first plug. Then, after forming the conductive pattern, a chemical reaction process is carried out to modify the second layer of the three-layer side wall structure. Finally, a heat treatment process is carried out to remove the second layer completely to form a void layer in the side wall structure of the three layers.

【技术实现步骤摘要】
半导体存储装置的形成方法
本专利技术涉及一种半导体存储装置的形成方法，特别是一种随机动态处理存储器装置的形成方法。
技术介绍
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamicrandomaccessmemory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及位线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(lineresistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasiticcapacitance,C)变大。因此，使得信号因电阻与电容间延迟(RCdelay)的状况增加，导致芯片运算速度减慢，降低了芯片的效能。因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
技术实现思路
本专利技术的一目的在于提供一种半导体存储装置的形成方法，其是利用两阶段的化学反应，而在位线与存储节点插塞之间的侧壁结构内形成一空隙层。由此，本专利技术可在制作工艺简化的前提下，有效地在各位线与各存储节点插塞之间形成该空隙层，由此来改善电阻与电容间延迟的状况。为达上述目的，本专利技术的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一周边区与一存储区，并且，在该基底的该存储区形成朝向一第一方向延伸的多条位线，各该位线的两侧包含一侧壁结构，且该侧壁结构具有三层结构。接着，在该基底的该存储区形成多个第一插塞，该些第一插塞位于各该位线两侧，并且，形成多个导电图案，使该些导电图案分别对位并接触该些第一插塞。然后，在形成该些导电图案后，进行一化学反应制作工艺，改质该侧壁结构的该三层结构中的一第二层。最后，进行一热处理制作工艺，完全移除该第二层，以在该三层结构中形成一空隙层。整体来说，整体来说，本专利技术的半导体元件，是在接触垫形成后，依序进行两阶段的化学反应，先将一间隙壁改质，再使改质后的该间隙壁挥发进而达到移除的目的。由此，可在制作工艺简化的前提下，有效地在位线与存储节点插塞之间的侧壁结构内形成一空隙层，由此来改善电阻与电容间延迟的状况。该化学反应是先针对该侧壁结构的特定间隙壁进行反应，因而可在避免其他元件损伤的前提下，有效地形成空隙层。附图说明图1至图8为本专利技术优选实施例中半导体元件的形成方法的步骤示意图；其中图1为一半导体存储装置于形成方法之初的上视示意图；图2为图1中沿着切线A-A’与B-B’的剖面示意图；图3为一半导体存储装置于形成一掩模层后的上视示意图；图4为图3中沿着切线A-A’与B-B’的剖面示意图；图5为一半导体存储装置于进行一化学反应后的上视示意图；图6为图5中沿着切线A-A’与B-B’的剖面示意图；图7为一半导体存储装置于进行一热处理后的上视示意图；图8为图7中沿着切线A-A’与B-B’的剖面示意图。主要元件符号说明100基底100A存储区(记忆体区)100B周边区101主动区103浅沟槽隔离150栅极结构152半导体层154金属层156掩模层160位线160a位线接触插塞162半导体层164金属层166掩模层170侧壁结构171第一层间隙壁172、174绝缘层173第二层间隙壁173a改质间隙壁175第三层间隙壁177空隙层180、182插塞190、192导电图案200掩模层D1第一方向D2第二方向P1化学反应制作工艺P2热处理制作工艺具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1至图8，所绘示者为本专利技术优选实施例中，半导体元件的形成方法的步骤示意图，其中，图1、图3、图5及图7显示一半导体存储装置于各形成阶段的上视示意图，其余附图则显示一半导体存储装置于各形成阶段的剖面示意图。本实施例是关于一半导体存储装置的形成方法，其例如是一随机动态处理存储器(dynamicrandomaccessmemory,DRAM)装置的形成方法。该半导体存储装置包含至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于位线(bitline,BL)160及字符线(wordline,WL,未绘示)的电压信号。该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100上定义有一存储区(cellregion)100A及一周边区(peripheryregion)100B。在本实施例中，基底100内形成有至少一浅沟槽隔离shallowtrenchisolation,STI)103，浅沟槽隔离103是同时形成在存储区100A与周边区100B，而可在基底100定义出多个主动区(activearea,AA)101。浅沟槽隔离103的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽(未绘示)，再于该沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。此外，基底100的存储区100A内还形成有多个埋藏式栅极(未绘示)，各该埋藏式栅极较佳是相互平行地沿着一第一方向D1延伸，并横跨各主动区101，而作为该存储器元件的埋藏式字符线(buriedwordline,BWL,未绘示)。如图1所示，基底100的存储区100A上则形成有多个位线160，其是相互平行地沿着垂直于第一方向D1的一第二方向D2延伸，并同时横跨基底100的主动区101与基底100内的该些埋藏式字符线。具体来说，各位线160包含依序堆叠的一半导体层162、一阻障层(未绘示)、一金属层164与一掩模层166。其中，部分位线160下方还形成有一位线接触插塞(bitlinecontact,BLC)160a，其是与位线160的半导体层161一体成形。另一方面，在基底100的周边区100B上，则同时形成有朝向第一方向D1延伸的一栅极结构150，其例如包含依序堆叠的一栅极介电层(未绘示)、一栅极层152、一阻障层(未绘示)、一金属层154与一掩模层156，如图1所示。其中，栅极结构180的制作工艺例如可整合位线160的制作工艺。举例来说，栅极结构150的栅极层152与位线160的半导体层162例如是一并形成，而同时包含多晶硅(polysilicon)或非晶硅(amorphoussilicon)；栅极结构150与位线160的该阻障层例如是一并形成，而同时包含钛(Ti)或氮化钛(TiN)；栅极结构150的金属层154与位线160的金属层164例如是一并形成，而同时包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质；栅极结构150的掩模层156与位线160的掩模层166例如本文档来自技高网...

【技术保护点】
1.一种半导体存储装置的形成方法，其特征在于包含：提供一基底，该基底包含周边区与存储区；在该基底的该存储区形成朝向一第一方向延伸的多条位线，各该位线的两侧包含一侧壁结构，且该侧壁结构具有三层结构；在该基底的该存储区形成多个第一插塞，该些第一插塞位于各该位线两侧；形成多个导电图案，该些导电图案分别对位并接触该些第一插塞；在形成该些导电图案后，进行一化学反应制作工艺，改质该侧壁结构的该三层结构中的一第二层间隙壁；以及进行一热处理制作工艺，移除改质后的该第二层间隙壁，以在该侧壁结构中形成一空隙层。

【技术特征摘要】
1.一种半导体存储装置的形成方法，其特征在于包含：提供一基底，该基底包含周边区与存储区；在该基底的该存储区形成朝向一第一方向延伸的多条位线，各该位线的两侧包含一侧壁结构，且该侧壁结构具有三层结构；在该基底的该存储区形成多个第一插塞，该些第一插塞位于各该位线两侧；形成多个导电图案，该些导电图案分别对位并接触该些第一插塞；在形成该些导电图案后，进行一化学反应制作工艺，改质该侧壁结构的该三层结构中的一第二层间隙壁；以及进行一热处理制作工艺，移除改质后的该第二层间隙壁，以在该侧壁结构中形成一空隙层。2.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，还包含：在该基底的该周边区形成一栅极结构，该栅极结构朝向一第二方向延伸，该第二方向垂直该第一方向；以及在该基底的该周边区形成多个第二插塞，该些第二插塞电连接该栅极结构两侧的源极/漏极区。3.依据权利要求2所述的半导体存储装置的形成方法，其特征在于，该栅极结构是与该些位线同时形成。4.依据权利要求2所述的半导体存储装置的形成方法，其特征在于，该些第二插塞是与该些第一插塞同时形成。5.依据权利...

【专利技术属性】
技术研发人员：张翊菁，张峰溢，李甫哲，陈界得，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71