半导体存储装置制造方法及图纸

本发明专利技术公开一种半导体存储装置，其包含基底、多个栅极，多个插塞、电容结构以及导电盖层。多个栅极是位于基底内，而多个插塞则是设置在基底上，且多个插塞分别电连接多个栅极两侧的基底。电容结构则是设置在基底上，且电容结构包含多个电容，各电容分别电连接多个插塞。而导电盖层则覆盖在电容结构的顶表面与侧壁上。此外，半导体存储装置还设置有粘着层与绝缘层，粘着层是覆盖在导电盖层与电容结构之上，而绝缘层则覆盖在该粘着层上。

Semiconductor Storage Device

The invention discloses a semiconductor storage device, which comprises a substrate, a plurality of gates, a plurality of plugs, a capacitive structure and a conductive cover. A plurality of gates are located in the base, while a plurality of plugs are arranged on the base, and the plurality of plugs electrically connect the bases on both sides of the plurality of gates respectively. The capacitive structure is arranged on the base, and the capacitive structure contains multiple capacitors, each capacitor is electrically connected with multiple plugs. The conductive cover covers the top and side walls of the capacitor structure. In addition, the semiconductor storage device is also provided with an adhesive layer and an insulating layer, the adhesive layer is covered on the conductive cover layer and the capacitive structure, and the insulating layer is covered on the adhesive layer.

【技术实现步骤摘要】
半导体存储装置
本专利技术涉及一种半导体存储装置，特别是一种动态随机处理存储体装置。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor,MOS)晶体管与一电容(capacitor)串联组成。随着DRAM的集成度提高，各存储单元内与各存储单元之间的电连接的建置益发困难。同时，各存储单元内的晶体管结构与电容结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计。因此，如何开发能维持性能的DRAM结构与其制作工艺一直是本领域所持续努力的技术方向。
技术实现思路
本专利技术的目的在于提供一种半导体存储装置，其是在电容结构上额外设置一粘着层，以提升电容结构上方的导电盖层与绝缘层之间的结合性，进而提升该半导体存储装置的元件效能。为达上述目的，本专利技术的一实施例提供一种半导体存储装置，其包含一个基底、多个栅极、多个插塞、一个电容结构、一个导电盖层、一个粘着层以及一个绝缘层。该些栅极是设置在该基底内，而该些插塞则是设置在该基底上，该些插塞分别电连接至该些栅极两侧的该基底上。该电容结构是设置在该基底上，该电容结构包含多个电容，各该电容分别电连接该些插塞。该导电盖层覆盖在该电容结构的顶表面与侧壁上。而该粘着层则是覆盖在该导电盖层与该电容结构之上，并且，使该绝缘层覆盖于该粘着层上。整体来说，本专利技术主要是在电容结构上额外形成一粘着层，其可选择具有一单层结构或复合层结构。该粘着层可包含钛、氮化钛、钽、氮化钽、铝、钴或氮化钨等具有较佳粘合性的材质，将其设置在该电容结构上方的导电盖层与绝缘层之间，可提升该导电盖层与该绝缘层之间的结合力。由此，可避免该电容结构及其上方的该些堆叠层发生剥落或崩塌，进而提升其半导体存储装置的元件效能。附图说明图1至图3为本专利技术第一优选实施例中随机动态处理存储器装置的形成阶段示意图；其中图1为本专利技术的随机动态处理存储器元件于形成存储节点后的侧剖示意图；图2为本专利技术的随机动态处理存储器元件于形成粘着层后的侧剖示意图；图3为本专利技术的随机动态处理存储器元件于形成绝缘层后的侧剖示意图；图4至图5为本专利技术第二优选实施例中随机动态处理存储器装置的形成阶段示意图；其中图4为本专利技术的随机动态处理存储器元件于形成导电盖层后的侧剖示意图；图5为本专利技术的随机动态处理存储器元件于形成绝缘层后的侧剖示意图；图6为本专利技术另一优选实施例中随机动态处理存储器装置的侧剖示意图。主要元件符号说明100基底101存储区(记忆体区)102周边区105浅沟槽隔离106浅沟槽隔离108沟槽120字符线121栅极介电层123栅极层125盖层130晶体管140接触插塞150电容结构160电容161下电极163电容介电层165上电极167支撑层181半导体层183导电盖层184粘着层185绝缘层186粘着层186a第一粘着层186b第二粘着层D1第一方向D2第二方向具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1至图3，所绘示者为本专利技术第一优选实施例中，半导体存储装置的形成方法的步骤示意图。该半导体存储装置例如是一动态随机处理存储器(dynamicrandomaccessmemory,DRAM)装置，其包含有至少一晶体管元件130以及至少一电容160，以作为DRAM阵列中的最小组成单元(memorycell)并接收来自于位线(bitline,BL,未绘示)及字符线(wordline,WL)120的电压信号。在本实施例中，该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100上还定义有一存储区(cellregion)101及一周边区(peripheryregion)102。基底100内形成有至少一浅沟槽隔离shallowtrenchisolation,STI)105、106。在本实施例中，是在基底100的存储区101中可形成浅沟槽隔离105，而可在基底100的存储区101上定义出多个主动区(activearea,AA,未绘示)。另一方面，在基底100的周边区102与存储区101之间，可通过于基底100中另形成一浅沟槽隔离106来达到隔离效果。浅沟槽隔离105、106的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该些沟槽中填入一绝缘材料而形成，该绝缘材料例如包含氧化硅、氮化硅或氮氧化硅等，但并不以此为限。基底100的存储区101内还可形成有多条字符线，较佳是形成在基底100内的埋藏式字符线(buriedwordline,BWL)120，但并不以此为限。在本实施例中，各埋藏式字符线120是相互平行地沿着一第一方向D1(例如是y方向)延伸，并横跨各该主动区与浅沟槽隔离105，因而使各埋藏式字符线120的一部分埋设在浅沟槽隔离105内，而另一部分则会埋设在各该主动区内，如图1所示。具体来说，各埋藏式字符线120至少包含一栅极介电层121例如包含氧化硅(SiO)，一栅极层123例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻质金属材质，以及一盖层125例如包含氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)等绝缘材料。前述栅极介电层121、栅极层123与盖层125的形成方式可通过先于基底100内形成多个沟槽108，再利用沉积、蚀刻与平坦化(planarization)等制作工艺，在沟槽108内依序形成覆盖沟槽108整体表面的栅极介电层121、填满沟槽108下半部的栅极层123以及填满沟槽108上半部的盖层125，并使盖层125可切齐基底100表面。在本实施例中，各埋藏式字符线120与其两侧基底100内的掺杂区(未绘示)还可进一步构成一晶体管130，如图1所示。然后，在基底100的存储区101上形成一电容结构150，电容结构150进一步包含多个电容160。其中，各电容160是通过位于其下方的多个接触插塞140以及金属硅化物层(silicidelayer,未绘示)分别电连接至各晶体管130两侧的该些掺杂区。由此，各电容160可作为一存储节点(storagenode,SN)，而与基底100内的各晶体管130共同构成各存储器单元，而组成DRAM阵列。具体来说，各电容160包含依序堆叠的一下电极(bottomelectrode)161、一电容介电层163例如包含氧化铪(hafniumoxide,HfO2)等介电常数大于4的介电材料，以及一上电极165，其中，上、下电极165、161例如是皆可包含钨、钛(titanium,Ti)、氮化钛(titaniumnitride,TiN)、钽(tantalum,Ta)、氮化钽(tantalumnitride,TaN)以及铝(aluminum,Al本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于包含：一个基底；多个栅极，设置在该基底内；多个插塞，设置在该基底上，该些插塞分别电连接该些栅极两侧的该基底；一个电容结构，设置在该基底上，该电容结构包含多个电容，各该电容分别电连接该些插塞；一个导电盖层，覆盖在该电容结构的顶表面与侧壁上；一个粘着层，覆盖在该导电盖层与该电容结构之上；以及一个绝缘层，覆盖在该粘着层上。

【技术特征摘要】
1.一种半导体存储装置，其特征在于包含：一个基底；多个栅极，设置在该基底内；多个插塞，设置在该基底上，该些插塞分别电连接该些栅极两侧的该基底；一个电容结构，设置在该基底上，该电容结构包含多个电容，各该电容分别电连接该些插塞；一个导电盖层，覆盖在该电容结构的顶表面与侧壁上；一个粘着层，覆盖在该导电盖层与该电容结构之上；以及一个绝缘层，覆盖在该粘着层上。2.依据权利要求1所述的半导体存储装置，其特征在于，该粘着层包含钛、氮化钛、钽、氮化钽、铝、氮化钨或钴。3.依据权利要求1所述的半导体存储装置，其特征在于，该粘着层包含一复合层结构。4.依据权利要求3所述的半导体存储装置，其特征在于，该复合层结构是选自于由钛、氮化钛、钽、氮化钽、铝、氮化钨及钴所组成的群组。5.依据权...

【专利技术属性】
技术研发人员：陈姿洁，陈品宏，蔡志杰，吴佳臻，黄怡安，张凯钧，郑存闵，陈意维，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71