一种静电放电保护电路制造技术

技术编号:20114335 阅读:27 留言:0更新日期:2019-01-16 11:29
本文公开一种静电放电保护电路,包括:触发总线组、检测总线、电源总线、接地总线、多个输入/输出接口、ESD检测及触发单元、受控耦合单元组和每一个输入/输出接口的耦合单元;所述ESD检测及触发单元通过检测检测总线上的信号判断是否发生静电事件,是则向触发总线组输出第一控制信号;耦合单元用于将输入/输出接口的信号耦合到检测总线上;受控耦合单元组包括:输入/输出接口与电源总线、接地总线之间的第一、二受控耦合单元,以及电源总线与接地总线间的第三受控耦合单元;受控耦合单元组用于在所述第一控制信号的控制下使受到触发总线组控制的各个受控耦合单元导通。本文的技术方案能够实现高频输入/输出接口的静电放电保护。

An Electrostatic Discharge Protection Circuit

This paper discloses an electrostatic discharge protection circuit, which includes trigger bus group, detection bus, power bus, ground bus, multiple input/output interfaces, ESD detection and trigger unit, controlled coupling unit group and each input/output interface coupling unit. The first control signal is output to the trigger bus group; the coupling unit is used to couple the input/output interface signal to the detection bus; the controlled coupling unit group includes: the first and second controlled coupling units between the input/output interface and the power bus, the first and second controlled coupling units between the ground bus, and the third controlled coupling unit between the power bus and the ground bus; the controlled coupling unit group is used for the said third controlled coupling unit. Controlled by a control signal, each controlled coupling unit controlled by trigger bus group is turned on. The technical scheme in this paper can realize ESD protection of high frequency input/output interface.

【技术实现步骤摘要】
一种静电放电保护电路
本专利技术涉及集成电路
,尤其涉及的是一种静电放电保护电路。
技术介绍
近年来,随着CMOS(ComplementaryMetalOxideSemiconductor,互补金属氧化物半导体)工艺线宽的降低,MOS器件的栅极越来越薄,栅击穿电压越来越低。在线宽小于100nm的先进半导体工艺下,ESD(Electro-StaticDischarge,静电放电)已经成为影响模拟、射频芯片性能的一个重要因素。现有GGNMOS(gate-groundedNMOS,栅极接地NMOS管)、SCR(SiliconControlledRectifier,可控硅)等ESD保护技术由于触发(Trigger)电压过高,已经不适用于先进CMOS工艺下的集成电路。R-CClampESD保护电路能够降低ESD触发电压(TriggerVoltage)和输入/输出管脚(I/Opads)上的钳位电压(ClampVoltage),通过电阻电容网络(RC网络)形成RC选频环路,通过对输入信号频率和幅度特性进行判断和识别ESD信号,并结合电源(VDD)、地(VSS)之间的钳位(Clamp)电路,输入/输出管脚到电源、地之间的二极管来控制输入/输出管脚上的钳位电压,并最终实现ESD防护。如果需要进一步降低钳位电压,可以增大二极管尺寸。但是,大尺寸二极管带来的寄生电容效应限制了输入/输出接口上信号的频率,使得高频信号I/O的ESD设计变得非常困难。因此,如何在先进半导体工艺(线宽小于100nm)下实现高频输入/输出接口的ESD保护,已成为亟待解决的问题。
技术实现思路
本专利技术所要解决的技术问题是提供一种静电放电保护电路,能够实现高频输入/输出接口的静电放电保护。本专利技术实施例提供一种静电放电保护电路,包括:触发总线组、检测总线、电源总线、接地总线、多个输入/输出接口、静电放电ESD检测及触发单元、受控耦合单元组和每一个输入/输出接口的耦合单元;所述ESD检测及触发单元,与所述检测总线、接地总线、电源总线、和触发总线组均连接,通过检测所述检测总线上的信号判断是否发生静电事件,是则向所述触发总线组输出第一控制信号;每一个输入/输出接口的耦合单元用于将所述输入/输出接口的信号耦合到所述检测总线上;所述受控耦合单元组包括:每一个输入/输出接口与电源总线之间的第一受控耦合单元,每一个输入/输出接口与接地总线之间的第二受控耦合单元,以及电源总线与接地总线之间的第三受控耦合单元;所述触发总线组与所述受控耦合单元组中的第三受控耦合单元连接,还与每一个第一受控耦合单元和/或每一个第二受控耦合单元连接;所述受控耦合单元组用于在所述第一控制信号的控制下使受到所述触发总线组控制的各个受控耦合单元导通。与现有技术相比,本专利技术实施例提供的一种静电放电保护电路,ESD检测及触发单元通过检测输入/输出接口耦合到检测总线上的信号判断是否发生静电事件,在静电发生时向触发总线组输出控制信号,所述触发总线组与受控耦合单元组的控制端连接,在静电发生时,导通输入/输出接口与电源总线、接地总线之间的静电电流泄放路径,以及电源总线与接地总线之间的静电电流泄放路径。本文的静电保护电路能够实现高频输入/输出接口的静电放电保护。附图说明图1为本专利技术实施例1的一种静电放电保护电路示意图;图2(a)为本专利技术实施例1中的一种静电放电保护电路示意图(双触发总线);图2(b)为本专利技术实施例1中的一种静电放电保护电路示意图(单触发总线);图3为本专利技术示例1中的一种静电放电保护电路示意图(双触发总线,三个受控耦合单元);图4(a)为本专利技术示例1中两个输入/输出接口之间静电放电路径一示意图(双触发总线,三个受控耦合单元);图4(b)为本专利技术示例1中两个输入/输出接口之间静电放电路径二示意图(双触发总线,三个受控耦合单元);图4(c)为本专利技术示例1中两个输入/输出接口之间静电放电路径三示意图(双触发总线,三个受控耦合单元);图5(a)为本专利技术示例1中PMOS内部放电路径示意图;图5(b)为本专利技术示例1中NMOS内部放电路径示意图;图6为本专利技术示例2中输入输出接口与接地总线之间静电放电路径示意图(双触发总线,三个受控耦合单元);图7为本专利技术示例3中的一种静电放电保护电路示意图(双触发总线,两个受控耦合单元);图8为本专利技术示例4中的一种静电放电保护电路示意图(单触发总线,两个受控耦合单元)。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白,下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互任意组合。实施例1如图1所示,本专利技术实施例提供了一种静电放电保护电路,包括:触发总线组10、检测总线11、电源总线12、接地总线13、多个输入/输出接口50、静电放电ESD检测及触发单元20、受控耦合单元组30和每一个输入/输出接口的耦合单元40;所述ESD检测及触发单元,与所述检测总线、接地总线、电源总线、和触发总线组均连接,通过检测所述检测总线上的信号判断是否发生静电事件,是则向所述触发总线组输出第一控制信号;每一个输入/输出接口的耦合单元用于将所述输入/输出接口的信号耦合到所述检测总线上;所述受控耦合单元组包括:每一个输入/输出接口与电源总线之间的第一受控耦合单元301,每一个输入/输出接口与接地总线之间的第二受控耦合单元302,以及电源总线与接地总线之间的第三受控耦合单元303;所述触发总线组与所述受控耦合单元组中的第三受控耦合单元连接,还与每一个第一受控耦合单元和/或每一个第二受控耦合单元连接;所述受控耦合单元组用于在所述第一控制信号的控制下使受到所述触发总线组控制的各个受控耦合单元导通;在一种实施方式中,所述ESD检测及触发单元,还用于在判定未发生静电事件时,向所述触发总线组输出第二控制信号;所述受控耦合单元组还用于在所述第二控制信号的控制下使受到所述触发总线组控制的各个受控耦合单元不导通;在一种实施方式中,所述ESD检测及触发单元,用于采用以下方式通过检测所述检测总线上的信号判断是否发生静电事件:在所述检测总线上的信号电压值大于或等于阈值时,判定发生静电事件;在所述检测总线上的信号电压值小于阈值时,判定未发生静电事件;或在所述检测总线上的信号的幅频特征满足静电信号的特征时,判定发生静电事件;在所述检测总线上的信号的幅频特征不满足静电信号的特征时,判定未发生静电事件。其中,所述阈值大于未发生静电时电源总线上的电源电压。其中,所述静电信号的幅频特征包括:所述静电信号为脉冲信号且幅度变化超过一个变化范围阈值;在一种实施方式中,所述输入/输出接口的耦合单元包括第一二极管,所述第一二极管的正极与所述输入/输出接口连接,所述第一二极管的负极与所述检测总线连接;在一种实施方式中,所述触发总线组包括第一触发总线和第二触发总线;所述第一受控耦合单元包括:P型金属-氧化物-半导体场效应管PMOS管;所述PMOS管的控制端与所述第一触发总线连接,所述PMOS管的第一端、第二端分别连接所述输入/输出接口和电源总线,衬底端连接电源总线;其中,所述第一端是所述PMOS管的源极,所述第二端是所述PMOS管的漏极;或者,所述第一端是所述PMOS管的本文档来自技高网...

【技术保护点】
1.一种静电放电保护电路,包括:触发总线组、检测总线、电源总线、接地总线、多个输入/输出接口、静电放电ESD检测及触发单元、受控耦合单元组和每一个输入/输出接口的耦合单元;所述ESD检测及触发单元,与所述检测总线、接地总线、电源总线、和触发总线组均连接,通过检测所述检测总线上的信号判断是否发生静电事件,是则向所述触发总线组输出第一控制信号;每一个输入/输出接口的耦合单元用于将所述输入/输出接口的信号耦合到所述检测总线上;所述受控耦合单元组包括:每一个输入/输出接口与电源总线之间的第一受控耦合单元,每一个输入/输出接口与接地总线之间的第二受控耦合单元,以及电源总线与接地总线之间的第三受控耦合单元;所述触发总线组与所述受控耦合单元组中的第三受控耦合单元连接,还与每一个第一受控耦合单元和/或每一个第二受控耦合单元连接;所述受控耦合单元组用于在所述第一控制信号的控制下使受到所述触发总线组控制的各个受控耦合单元导通。

【技术特征摘要】
1.一种静电放电保护电路,包括:触发总线组、检测总线、电源总线、接地总线、多个输入/输出接口、静电放电ESD检测及触发单元、受控耦合单元组和每一个输入/输出接口的耦合单元;所述ESD检测及触发单元,与所述检测总线、接地总线、电源总线、和触发总线组均连接,通过检测所述检测总线上的信号判断是否发生静电事件,是则向所述触发总线组输出第一控制信号;每一个输入/输出接口的耦合单元用于将所述输入/输出接口的信号耦合到所述检测总线上;所述受控耦合单元组包括:每一个输入/输出接口与电源总线之间的第一受控耦合单元,每一个输入/输出接口与接地总线之间的第二受控耦合单元,以及电源总线与接地总线之间的第三受控耦合单元;所述触发总线组与所述受控耦合单元组中的第三受控耦合单元连接,还与每一个第一受控耦合单元和/或每一个第二受控耦合单元连接;所述受控耦合单元组用于在所述第一控制信号的控制下使受到所述触发总线组控制的各个受控耦合单元导通。2.如权利要求1所述的电路,其特征在于:所述ESD检测及触发单元,还用于在判定未发生静电事件时,向所述触发总线组输出第二控制信号;所述受控耦合单元组还用于在所述第二控制信号的控制下使受到所述触发总线组控制的各个受控耦合单元不导通。3.如权利要求2所述的电路,其特征在于:所述输入/输出接口的耦合单元包括第一二极管,所述第一二极管的正极与所述输入/输出接口连接,所述第一二极管的负极与所述检测总线连接。4.如权利要求3所述的电路,其特征在于:所述触发总线组包括第一触发总线和第二触发总线;所述ESD检测及触发单元,用于采用以下方式向所述触发总线组输出第一控制信号:向第一触发总线输出第一低电平信号,向第二触发总线输出第一高电平信号;所述ESD检测及触发单元,还用于采用以下方式向所述触发总线组输出第二控制信号:向第一触发总线输出第二高电平信号,向第二触发总线输出第二低电平信号;所述第三受控耦合单元包括:N型金属-氧化物-半导体场效应管NMOS管,所述NMOS管的控制端与所述第二触发总线连接,所述NMOS管的第一端、第二端分别连接所述电源总线和接地总线,衬底端连接接地总线。5.如权利要求4所述的电路,其特征在于:所述第一受控耦合单元包括:P型金属-氧化物-半导体场效应管PMOS管;所述PMOS管的控制端与所述第一触发总线连接,所述PMOS管的第一端、第二端分别连接所述输入/输出接口和电源总线,衬底端连接电源总线;所述第二受控耦合单元包括:N型金属-氧...

【专利技术属性】
技术研发人员:黄亚平
申请(专利权)人:深圳市中兴微电子技术有限公司
类型:发明
国别省市:广东,44

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