半导体封装制造技术

提供了一种具有高电学可靠性的半导体封装。半导体封装包括：下部子半导体封装，包括下部半导体芯片和在下部半导体芯片上并且具有模通孔的下部模层；上部子半导体封装，包括上部半导体芯片；下部子半导体封装和上部子半导体封装之间的填充层；模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接。填充层包括填充层的延伸部，延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。

Semiconductor Packaging

A semiconductor package with high electrical reliability is provided. Semiconductor packaging includes: lower sub-semiconductor packaging, including lower semiconductor chip and lower die layer with through-hole on the lower semiconductor chip; upper sub-semiconductor packaging, including upper semiconductor chip; filling layer between lower sub-semiconductor packaging and upper sub-semiconductor packaging; connection through-hole in the through-hole, which passes through the lower die layer and filling. The lower sub-semiconductor package is electrically connected with the upper sub-semiconductor package. The filling layer includes an extension part of the filling layer, which extends from the part of the filling layer higher than the top surface of the lower die layer to the through hole of the die.

【技术实现步骤摘要】
半导体封装相关申请的交叉引用本专利申请要求于2017年7月5日向韩国知识产权局递交的韩国专利申请10-2017-0085403的优先权，其全部内容通过引用合并于此。
本专利技术构思涉及半导体封装，更具体地涉及具有堆叠封装(PoP)结构或面板级封装(PLP)结构的半导体封装。
技术介绍
由于电子工业的快速发展和用户的需求，电子设备已经进一步小型化和/或轻量化。因此，电子设备的半导体器件(即，关键部件)可能高度集成以实现小型化和/或轻量级器件。而且，用户可能需要小型化和多功能的移动产品。在这一方面，为了提供多功能半导体封装，正在开发具有PoP结构或PLP结构的半导体封装，其中将一子半导体封装堆叠在具有不同功能的另一子半导体封装上。而且，具有PoP结构或PLP结构的半导体封装可以包括电磁波屏蔽结构，以便耐受电磁波干扰或者多功能半导体封装中每一个的电磁波。
技术实现思路
本专利技术构思提出了一种具有高电学可靠性的半导体封装。根据一些实施例，提供了一种半导体封装，所述半导体封装包括：下部子半导体封装，具有下部半导体芯片和在下部半导体芯片上并且具有模通孔的下部模层；上部子半导体封装，包括上部半导体芯片；填充层，填充在下部子半导体封装和上部子半导体封装之间；模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接。填充层包括填充层的延伸部，延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。根据一些实施例，提供了一种半导体封装，包括下部子半导体封装，下部子半导体封装包括下部封装底座衬底、附接到下部封装底座衬底上的下部半导体芯片以及下部封装底座衬底的顶表面上和下部半导体芯片上的下部模层。下部模层包括模通孔。该半导体封装包括：上部子半导体封装，上部子半导体封装包括上部封装底座衬底和附接在上部封装底座衬底上的上部半导体芯片；位于下部子半导体封装和上部子半导体封装之间的填充层；模通孔中的连接过孔，连接过孔穿过下部模层和填充层，并且将下部封装底座衬底电连接到上部封装底座衬底；以及覆盖下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面的电磁波屏蔽构件。连接过孔在比下部模层的顶面低的高度处具有最宽宽度。根据一些实施例，提供了一种半导体封装，包括下部子半导体封装，下部子半导体封装包括下部半导体芯片、下部半导体芯片上的下部模层以及下部模层中的模通孔。该半导体封装包括：上部子半导体封装，包括上部半导体芯片；以及位于下部子半导体封装和上部子半导体封装之间的填充层。填充层包括延伸部和突出部。填充层的延伸部从比下部模层的顶表面高的部分延伸到模通孔中。填充层的突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿相同方向突出得更远。该半导体封装包括：电磁波屏蔽构件，包括金属材料，覆盖下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面。该半导体封装包括模通孔中的连接过孔，连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接。随着填充层的延伸部从下部模层的顶表面延伸到模通孔中，填充层的延伸部的宽度减小。根据一些实施例，提供了一种半导体封装，包括：第一半导体封装，包括第一半导体芯片；第一半导体芯片上的包封层；包封层上的绝缘层；以及包封层中的第一通孔中的第一连接过孔以及第二通孔中的第二连接过孔。第一连接过孔和第二连接过孔延伸穿过包封层和绝缘层。绝缘层在第一连接过孔与第二连接过孔之间延伸，使得绝缘层将第一连接过孔与第二连接过孔电隔离。应注意，针对一个实施例描述的本专利技术构思的各方面可以结合到不同的实施例中，尽管没有就此进行具体描述。也就是说，能够按任意方式和/或组合来组合所有实施例和/或任意实施例的特征。在下面的说明书中详细描述了本专利技术构思的这些和其他方面。附图说明根据以下结合附图进行的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：图1A和图1B分别是根据一些实施例的半导体封装的截面图和部分放大截面图；图2A至图2E是描述根据一些实施例的制造半导体封装的方法的截面图；图3A是描述根据一些实施例的制造半导体封装的方法的截面图；图3B和图3C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；图4A是描述根据一些实施例的制造半导体封装的方法的截面图；图4B和图4C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；图5A是描述根据一些实施例的制造半导体封装的方法的截面图；图5B和图5C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；图6A是描述根据一些实施例的制造半导体封装的方法的截面图；图6B和图6C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；图7至图11是根据一些实施例的半导体封装的截面图；以及图12是根据一些实施例的半导体封装的配置的图。具体实施方式图1A和图1B分别是根据一些实施例的半导体封装1的截面图和部分放大截面图。例如，图1B是图1A的区域Z1B的放大截面图。一起参考图1A和图1B，半导体封装1包括下部子半导体封装100、设置在下部子半导体封装100上的上部子半导体封装300以及覆盖下部子半导体封装100和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。根据一些实施例，半导体封装1可以具有堆叠封装(PoP)结构。下部子半导体封装100可以包括下部封装底座衬底110和设置在下部封装底座衬底110上方的下部半导体芯片。根据一些实施例，下部封装底座衬底110可以是印刷电路板。例如，下部封装底座衬底110可以是双面印刷电路板。下部封装底座衬底110可以包括至少一个下部底座层112以及设置在下部封装底座衬底110的顶表面110a和底表面110b上的多个下部连接焊盘。下阻焊层118可以设置在下部底座层112的顶表面和底表面上。该多个下部连接焊盘可以未被下阻焊层118覆盖，而是可以暴露在下部封装底座衬底110的顶表面110a和底表面110b上。根据一些实施例，下阻焊层118可以仅设置在下部底座层112的底表面上，并且可以不设置在其顶表面上。根据一些实施例，下部封装底座衬底110可以包括彼此堆叠的多个下部底座层112。例如，下部封装底座衬底110可以是多层印刷电路板。根据一些实施例，该至少一个下部底座层112可以由酚树脂、环氧树脂和聚酰亚胺中的至少一种材料制成。例如，该至少一种下部底座层112可以包括阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、Thermount、氰酸酯、聚酰亚胺和液晶聚合物中的至少一种材料。该多个下部连接焊盘可以包括第一下部连接焊盘114a、第二下部连接焊盘114b和第三下部连接焊盘114c。第一下部连接焊盘114a和第三下部连接焊盘114c可以设置在下部封装底座衬底110的顶表面110a上，并且第二下部连接焊盘114b可以设置在下部封装底座衬底110的底表面110b上。附接到下部半导体芯片120的下部连接端子130可以附接到第一下部连接焊盘114a。因此，第一下部连接焊盘114a可以通过下部连接端子130电连接到下部半导体芯片120。外部连接端子180可以附接到第二下部连接焊盘114b。例如本文档来自技高网...

【技术保护点】
1.一种半导体封装，包括：下部子半导体封装，包括下部半导体芯片、下部半导体芯片上的下部模层以及下部模层中的模通孔；上部子半导体封装，包括上部半导体芯片；下部子半导体封装和上部子半导体封装之间的填充层；以及模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接，其中填充层包括延伸部，所述延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。

【技术特征摘要】
2017.07.05 KR 10-2017-00854031.一种半导体封装，包括：下部子半导体封装，包括下部半导体芯片、下部半导体芯片上的下部模层以及下部模层中的模通孔；上部子半导体封装，包括上部半导体芯片；下部子半导体封装和上部子半导体封装之间的填充层；以及模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接，其中填充层包括延伸部，所述延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。2.根据权利要求1所述的半导体封装，还包括：在下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面上的电磁波屏蔽构件。3.根据权利要求2所述的半导体封装，其中填充层包括突出部，所述突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿相同的方向突出得更远。4.根据权利要求3所述的半导体封装，其中电磁波屏蔽构件包括位于填充层的突出部的表面上的屏蔽突出部。5.根据权利要求2所述的半导体封装，其中填充层还包括位于下部子半导体封装的侧表面的上部部分上的下覆盖部。6.根据权利要求2所述的半导体封装，其中填充层还包括位于上部子半导体封装的侧表面的下部部分上的上覆盖部。7.根据权利要求2所述的半导体封装，其中电磁波屏蔽构件包括金属材料。8.根据权利要求1所述的半导体封装，其中模通孔从下部模层的顶表面延伸到下部模层的底表面，以及其中模通孔包括渐缩宽度形状。9.根据权利要求1所述的半导体封装，其中连接过孔在比下部模层的顶表面低的高度处具有最宽宽度。10.根据权利要求1所述的半导体封装，其中连接过孔在与填充层的延伸部的最下端接触的部分处具有最宽宽度。11.一种半导体封装，包括：下部子半导体封装，包括下部封装底座衬底、下部封装底座衬底上的下部半导体芯片以及下部封装底座衬底的顶表面上和下部半导体芯片上的下部模层，其中下部模层包括模通孔；上部子半导体封装，包括上部封装底座衬底和上部封装底座衬底上的上部半导体芯片；下部子半导体封装和上部子半导体封装之间的填充层；模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部封装底座衬底与上部封装底座衬底电连接；以及在下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面上的电磁波屏蔽构件，其中连接过孔在比下部模层的顶表面低的高度处具有最宽宽度。12.根据权利要求11所述的半导体封装，其中下部封装底座衬底或上部封装底座衬底中的至少一个包括在其侧表面处暴露的接地端子，以及其中电磁波屏蔽构件接触接地端子并电连接到接地端子。13.根据权利要求12所述的半导体封装，其中填充层包括突出部，所述突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿一个方向突出得更远，以及其中填充层包括位于下部子半导体封装的侧表面的一部分或上部子半导体封装的侧表面的一部分中至少之一上的覆盖部。14.根据权利要求13所述的半导体封装，其中覆盖部不覆盖接地端子的至少一部分。15.根据权利要求11所述的半导体封装，其中填充层包括延伸部，所述延...

【专利技术属性】
技术研发人员：李尚远，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR