半导体装置的制造方法制造方法及图纸

技术编号:20114171 阅读:20 留言:0更新日期:2019-01-16 11:28
本发明专利技术公开了一种半导体装置的制造方法。该方法包括:提供半导体结构,该半导体结构包括:衬底、在衬底上的多个半导体鳍片、在每个半导体鳍片周围的沟槽以及填充沟槽的第一绝缘物层,其中,多个半导体鳍片包括第一半导体鳍片和第二半导体鳍片;对第一半导体鳍片执行第一掺杂以在第一半导体鳍片中形成第一抗穿通区域;去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充;形成第二绝缘物层,其中第二绝缘物层填充沟槽的未被填充部分;以及在形成第二绝缘物层之后,对第二半导体鳍片执行第二掺杂以在第二半导体鳍片中形成第二抗穿通区域。本发明专利技术可以降低用于第一掺杂的掺杂物扩散到第二半导体鳍片中的可能性。

Manufacturing Method of Semiconductor Device

The invention discloses a manufacturing method of a semiconductor device. The method includes: providing a semiconductor structure comprising a substrate, a plurality of semiconductor fins on the substrate, a groove around each semiconductor fin, and a first insulator layer filled with grooves, wherein a plurality of semiconductor fins comprise a first semiconductor fin and a second semiconductor fin; and performing a first doping on the first semiconductor fin for the first semiconductor fin. A first anti-penetration region is formed in the wafer; at least part of the first insulator layer is removed so that at least part of the groove is not filled by the first insulator layer; a second insulator layer is formed, in which the second insulator layer fills the unfilled part of the groove; and after forming the second insulator layer, the second semiconductor fin is doped to form in the second semiconductor fin. Be the second anti-penetration area. The present invention can reduce the possibility of diffusion of dopants for first doping into second semiconductor fins.

【技术实现步骤摘要】
半导体装置的制造方法
本专利技术涉及半导体
,特别涉及一种半导体装置的制造方法。
技术介绍
随着MOSFET(MetalOxideSemiconductorFieldEffectTransistor,金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小,短沟道效应(theshortchanneleffect,简称为SCE)成为一个关键问题。FINFET(FinFieldEffectTransistor,鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力,从而可以进一步缩小CMOS(ComplementaryMetalOxideSemiconductor,互补金属氧化物半导体)器件的尺寸。目前,为了防止FinFET器件的源极和漏极穿通,需要对半导体鳍片进行抗穿通注入(theanti-punchthroughimplantation),以在半导体鳍片中形成抗穿通区域。对于NMOS,其抗穿通注入需要向半导体鳍片注入含硼的离子,而且有一部分含硼离子会被注入到STI(ShallowTrenchIsolation,浅沟槽隔离)中,由于NMOS的抗穿通注入比PMOS的抗穿通注入更深,导致有一部分被注入到STI中的含硼的离子向PMOS的半导体鳍片扩散,而且在退火处理之后,这部分含硼的离子将会掺杂进入PMOS的半导体鳍片中,这将降低器件性能。
技术实现思路
本专利技术的专利技术人发现,对于NMOS,其抗穿通注入需要向半导体鳍片注入含硼的离子,而且有一部分含硼离子会被注入到STI中,通常NMOS的抗穿通注入比PMOS的抗穿通注入更深,导致有一部分被注入到STI中的含硼的离子向PMOS的半导体鳍片扩散,而且在退火处理之后,这部分含硼的离子将会掺杂进入PMOS的半导体鳍片中,这将降低器件性能。本专利技术需要解决的一个技术问题是:减少由于抗穿通注入所导致的STI中被掺杂的掺杂物的量,从而减少由于扩散导致的其他半导体鳍片被该掺杂物掺杂的可能性。根据本专利技术的第一方面,提供了一种半导体装置的制造方法,包括:提供半导体结构,所述半导体结构包括:衬底、在所述衬底上的多个半导体鳍片、在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的第一绝缘物层,其中,所述多个半导体鳍片包括用于形成第一器件的第一半导体鳍片和用于形成第二器件的第二半导体鳍片;对所述第一半导体鳍片执行第一掺杂以在所述第一半导体鳍片中形成第一抗穿通区域;在形成所述第一抗穿通区域之后,去除所述第一绝缘物层的至少一部分以使得所述沟槽的至少一部分未被所述第一绝缘物层填充;形成第二绝缘物层,其中所述第二绝缘物层填充所述沟槽的未被填充部分;以及在形成所述第二绝缘物层之后,对所述第二半导体鳍片执行第二掺杂以在所述第二半导体鳍片中形成第二抗穿通区域。在一个实施例中,在提供半导体结构的步骤中,所述半导体结构还包括:在每个所述半导体鳍片之上的硬掩模层;其中,所述第一绝缘物层的上表面与所述硬掩模层的上表面齐平;其中,在执行所述第一掺杂的过程中,经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂。在一个实施例中,所述第一掺杂为第一离子注入工艺,所述第二掺杂为第二离子注入工艺。在一个实施例中,所述第一器件为NMOS器件,所述第二器件为PMOS器件;所述第一离子注入工艺的条件包括:所注入的离子为P型掺杂物,注入能量为10keV至20keV,注入剂量为1.0×1013atom/cm2至4.0×1014atom/cm2;所述第二离子注入工艺的条件包括:所注入的离子为N型掺杂物,注入能量为35keV至120keV,注入剂量为1.0×1013atom/cm2至5.0×1014atom/cm2。在一个实施例中,经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂的步骤包括:在形成所述第一绝缘物层之后的半导体结构上形成图案化的第一掩模层,所述第一掩模层露出在所述第一半导体鳍片上的所述硬掩模层的部分;经过露出的所述硬掩模层的部分,对所述第一半导体鳍片执行第一掺杂,以在所述第一半导体鳍片中形成第一抗穿通区域;以及去除所述第一掩模层。在一个实施例中,在形成所述第二绝缘物层的过程中,所述第二绝缘物层覆盖所述半导体鳍片和所述硬掩模层;对所述第二半导体鳍片执行第二掺杂的步骤包括:在形成所述第二绝缘物层之后的半导体结构上形成图案化的第二掩模层,所述第二掩模层露出在所述第二半导体鳍片上方的所述第二绝缘物层的部分;经过所述第二绝缘物层的露出部分和该露出部分下面的所述硬掩模层的部分,对所述第二半导体鳍片执行第二掺杂,以在所述第二半导体鳍片中形成第二抗穿通区域;以及去除所述第二掩模层。在一个实施例中,在形成所述第二绝缘物层之后,所述第二绝缘物层和所述第一绝缘物层一起作为填充所述沟槽的沟槽绝缘物层;在形成所述第二抗穿通区域之后,所述方法还包括:去除所述沟槽绝缘物层的一部分以露出所述半导体鳍片的一部分,使得所述半导体鳍片的被露出部分达到目标高度。在一个实施例中,在去除所述沟槽绝缘物层一部分之后,所述第一抗穿通区域和所述第二抗穿通区域分别低于所述沟槽绝缘物层的剩余部分的上表面。在一个实施例中,所述第一抗穿通区域和所述第二抗穿通区域分别与所述沟槽绝缘物层的剩余部分的上表面的垂直距离为至在一个实施例中,所述方法还包括:对形成所述第二抗穿通区域之后的半导体结构执行退火处理。在一个实施例中,所述退火处理为快速热退火工艺。在一个实施例中,所述快速热退火工艺的温度为950℃至1100℃;所述快速热退火工艺的时间小于30秒。在一个实施例中,所述方法还包括:在执行所述退火处理之后,去除所述硬掩模层。在上述制造方法中,在对第一半导体鳍片执行第一掺杂以形成第一抗穿通区域之后,去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充,然后形成填充沟槽的未被填充部分的第二绝缘物层,然后对第二半导体鳍片执行第二掺杂以形成第二抗穿通区域。通过去除第一绝缘物层的至少一部分,可以减少第一绝缘物层中可能掺入的用于第一掺杂的掺杂物的量,从而可以降低该掺杂物扩散到第二半导体鳍片中的可能性,从而可以提高器件性能。通过以下参照附图对本专利技术的示例性实施例的详细描述,本专利技术的其它特征及其优点将会变得清楚。附图说明构成说明书的一部分的附图描述了本专利技术的实施例,并且连同说明书一起用于解释本专利技术的原理。参照附图,根据下面的详细描述,可以更加清楚地理解本专利技术,其中:图1A至图1E是示意性地示出现有技术的半导体装置的制造过程中在半导体鳍片中形成抗穿通区域的若干阶段的结构的横截面图。图2是示意性地示出根据本专利技术一个实施例的半导体装置的制造方法的流程图。图3是示意性地示出根据本专利技术一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。图4是示意性地示出根据本专利技术一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。图5是示意性地示出根据本专利技术一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。图6是示意性地示出根据本专利技术一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。图7是示意性地示出根据本专利技术一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。图8是示意性地示出根据本专利技术一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。图9是示意性地示出本文档来自技高网...

【技术保护点】
1.一种半导体装置的制造方法,其特征在于,包括:提供半导体结构,所述半导体结构包括:衬底、在所述衬底上的多个半导体鳍片、在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的第一绝缘物层,其中,所述多个半导体鳍片包括用于形成第一器件的第一半导体鳍片和用于形成第二器件的第二半导体鳍片;对所述第一半导体鳍片执行第一掺杂以在所述第一半导体鳍片中形成第一抗穿通区域;在形成所述第一抗穿通区域之后,去除所述第一绝缘物层的至少一部分以使得所述沟槽的至少一部分未被所述第一绝缘物层填充;形成第二绝缘物层,其中所述第二绝缘物层填充所述沟槽的未被填充部分;以及在形成所述第二绝缘物层之后,对所述第二半导体鳍片执行第二掺杂以在所述第二半导体鳍片中形成第二抗穿通区域。

【技术特征摘要】
1.一种半导体装置的制造方法,其特征在于,包括:提供半导体结构,所述半导体结构包括:衬底、在所述衬底上的多个半导体鳍片、在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的第一绝缘物层,其中,所述多个半导体鳍片包括用于形成第一器件的第一半导体鳍片和用于形成第二器件的第二半导体鳍片;对所述第一半导体鳍片执行第一掺杂以在所述第一半导体鳍片中形成第一抗穿通区域;在形成所述第一抗穿通区域之后,去除所述第一绝缘物层的至少一部分以使得所述沟槽的至少一部分未被所述第一绝缘物层填充;形成第二绝缘物层,其中所述第二绝缘物层填充所述沟槽的未被填充部分;以及在形成所述第二绝缘物层之后,对所述第二半导体鳍片执行第二掺杂以在所述第二半导体鳍片中形成第二抗穿通区域。2.根据权利要求1所述的方法,其特征在于,在提供半导体结构的步骤中,所述半导体结构还包括:在每个所述半导体鳍片之上的硬掩模层;其中,所述第一绝缘物层的上表面与所述硬掩模层的上表面齐平;其中,在执行所述第一掺杂的过程中,经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂。3.根据权利要求1所述的方法,其特征在于,所述第一掺杂为第一离子注入工艺,所述第二掺杂为第二离子注入工艺。4.根据权利要求3所述的方法,其特征在于,所述第一器件为NMOS器件,所述第二器件为PMOS器件;所述第一离子注入工艺的条件包括:所注入的离子为P型掺杂物,注入能量为10keV至20keV,注入剂量为1.0×1013atom/cm2至4.0×1014atom/cm2;所述第二离子注入工艺的条件包括:所注入的离子为N型掺杂物,注入能量为35keV至120keV,注入剂量为1.0×1013atom/cm2至5.0×1014atom/cm2。5.根据权利要求2所述的方法,其特征在于,经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂的步骤包括:在形成所述第一绝缘物层之后的半导体结构上形成图案化的第一掩模层,所述第一掩模层...

【专利技术属性】
技术研发人员:周飞
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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