制造半导体器件的方法技术

一种制造半导体器件的方法包括：形成包括交替地堆叠在衬底上的至少一个牺牲层和至少一个半导体层的堆叠结构；在堆叠结构上形成伪栅结构；使用伪栅结构作为掩模来在堆叠结构中蚀刻凹部；蚀刻牺牲层被凹部暴露的部分以形成蚀刻的牺牲层；在蚀刻的牺牲层上形成第一间隔膜；在第一间隔膜上形成第二间隔膜，第二间隔膜包括与第一间隔膜的材料不同的材料；去除第二间隔膜的第一部分，使得第二间隔膜的第二部分保留；以及在第二间隔膜的第二部分上形成第三间隔膜。

Method of Manufacturing Semiconductor Devices

A method for manufacturing semiconductor devices includes: forming a stacking structure comprising at least one sacrificial layer alternately stacked on the substrate and at least one semiconductor layer; forming a pseudo-gate structure on the stacking structure; using a pseudo-gate structure as a mask to etch the concave part in the stacking structure; etching the exposed part of the sacrificial layer to form an etched sacrificial layer; and etching the sacrificial layer on the etching structure. A first septal membrane is formed on the first septal membrane; a second septal membrane is formed on the first septal membrane; the second septal membrane includes materials different from the first septal membrane; the first part of the second septal membrane is removed so that the second part of the second septal membrane is retained; and a third septal membrane is formed on the second part of the second septal membrane.

【技术实现步骤摘要】
制造半导体器件的方法相关申请的交叉引用2017年6月29日在韩国知识产权局递交的题为“制造半导体器件的方法”的韩国专利申请No.10-2017-0082278的全部公开内容通过引用并入本文。
本公开涉及制造半导体器件的方法。
技术介绍
作为微缩技术之一，已经提出多栅晶体管以增加半导体器件的密度，根据多栅晶体管，在衬底上形成鳍或纳米线形状的硅本体，然后在硅本体的表面上形成栅极。这种多栅晶体管允许容易地微缩，因为其使用三维沟道。此外，可以在无需增加多栅晶体管的栅长的情况下增强电流控制能力。此外，可以有效地抑制短沟道效应(SCE)，即，沟道区的电位受漏极电压影响的现象。
技术实现思路
根据本公开的示例性实施例，提供了一种制造半导体器件的方法，该方法包括：形成牺牲层和半导体层交替堆叠在衬底上的堆叠结构；在堆叠结构上形成伪栅结构；通过使用伪栅结构作为掩模来蚀刻堆叠结构，而形成凹部；蚀刻牺牲层被凹部暴露的部分；在蚀刻后的牺牲层上形成第一间隔膜；在第一间隔膜上形成第二间隔膜，第二间隔膜包括与第一间隔膜不同的材料；去除第二间隔膜的一部分；以及在保留的第二间隔膜上形成第三间隔膜。根据本公开的示例性实施例，还提供了一种制造半导体器件的方法，该方法包括：形成牺牲层和半导体层交替堆叠在衬底上的堆叠结构；在堆叠结构上形成伪栅结构；通过使用伪栅结构作为掩模来蚀刻堆叠结构，而形成凹部；通过蚀刻牺牲层的一部分来在多个半导体层之间形成第一暴露区域；在第一暴露区域的牺牲层和半导体层上共形地形成第一间隔膜，以在第一间隔膜上形成第二暴露区域；在第二暴露区域的第一间隔膜上共形地形成第二间隔膜；通过蚀刻在第二暴露区域中形成的第二间隔膜的一部分来形成第三暴露区域；以及在第三暴露区域的第一间隔膜和第二间隔膜上形成第三间隔膜。根据本公开的示例性实施例，还提供了一种制造半导体器件的方法，该方法包括：形成牺牲层和半导体层交替堆叠在衬底上的堆叠结构；在堆叠结构上形成伪栅极；在伪栅极的侧壁上形成伪栅间隔物；通过使用伪栅极和伪栅间隔物作为掩模来蚀刻堆叠结构，而形成凹部；蚀刻牺牲层被凹部暴露的部分；去除伪栅间隔物；在伪栅极、半导体层和牺牲层上共形地形成第一间隔膜；在第一间隔膜上共形地形成第二间隔膜，第二间隔膜包括与第一间隔膜不同的材料；去除第二间隔膜除了第二间隔膜在牺牲层的侧表面上形成的部分之外的部分；以及在第一间隔膜和第二间隔膜上形成第三间隔膜。附图说明通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：图1示出了根据本公开的一些示例性实施例的半导体器件的平面图。图2示出了沿图1的线A-A′截取的截面图。图3示出了沿图1的线B-B′截取的截面图。图4示出了沿图1的线C-C′截取的截面图。图5至图18示出了根据本公开的一些示例性实施例的制造半导体器件的方法中的一些阶段的截面图。图19示出了根据本公开的一些其他示例性实施例的半导体器件的截面图。图20示出了根据本公开的一些其他示例性实施例的制造半导体器件的方法中的某一阶段的视图。图21示出了根据本公开的又一些其他示例性实施例的半导体器件的截面图。图22至图24示出了根据本公开的又一些其他示例性实施例的制造半导体器件的方法中的一些阶段的截面图。图25示出了根据本公开的又一些其他示例性实施例的半导体器件的截面图。图26和图27图示了根据本公开的又一些其他示例性实施例的制造半导体器件的方法中的一些阶段的截面图。具体实施方式在下文中，将参照图1至图4描述根据本公开的一些示例性实施例的半导体器件。图1是示出了根据本公开的一些示例性实施例的半导体器件的平面图。图2是沿图1的线A-A′截取的截面图。图3是沿图1的线B-B′截取的截面图。图4是沿图1的线C-C′截取的截面图。参照图1至图4，根据本公开的一些示例性实施例的半导体器件可以包括衬底110、鳍状图案F、场绝缘膜111、栅电极120、栅绝缘膜121、绝缘膜122、第一纳米线131、第二纳米线132、第一间隔物(spacer)141、第二间隔物142、第三间隔物143、源/漏区150、层间绝缘膜160、接触部170和硅化物膜171。衬底110可以是例如体硅或绝缘体上硅(SOI)。在另一示例中，衬底110可以是硅衬底，或者可以包括其他材料，例如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。在又一示例中，衬底110可以是形成有外延层的基底衬底。此外，衬底110可以包括鳍状图案F。鳍状图案F可以形成为从衬底110突出。场绝缘膜111可以围绕鳍状图案F的至少一部分侧壁。鳍状图案F可以由场绝缘膜111限定。场绝缘膜111可以包括例如氧化物膜、氮化物膜、氮氧化物膜及其组合中的一种。虽然在图3中示出了鳍状图案F的侧壁可以完全被场绝缘膜111包围，但是这仅仅是为了便于解释，并且因此本公开不限于此。鳍状图案F可以在第一方向X上纵向延伸。即，鳍状图案F可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。鳍状图案F可以通过蚀刻衬底110的一部分而形成，并且可以包括从衬底110生长的外延层。鳍状图案F可以包括元素半导体材料，例如硅或锗。此外，鳍状图案F可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。例如，IV-IV族化合物半导体可以包括包含例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物、或掺杂有IV族元素的上述二元或三元化合物。在另一示例中，III-V族化合物半导体可以包括通过将III族元素(例如，铝(Al)、镓(Ga)和铟(In)中的至少一种)与V族元素(例如，磷(P)、砷(As)和锑(Sb)中的至少一种)组合而形成的二元化合物、三元化合物和四元化合物中的一种。在根据一些示例性实施例的半导体器件中，假设鳍状图案F包括硅。图2至图4提供了半导体器件包括在第三方向Z上堆叠的两条纳米线(即，第一纳米线131和第二纳米线132)的示例性图示，但是本公开不限于此。也即，在一些其他示例性实施例中，半导体器件可以包括一条纳米线。此外，在又一些其他示例性实施例中，半导体器件可以包括三条或更多条纳米线。在以下描述中，示例性地描述了半导体器件包括在第三方向Z上堆叠的两条纳米线。参考图2至图4，第一纳米线131可以形成在衬底110上，使得第一纳米线131在第三方向Z上与衬底110间隔开。第一纳米线131可以形成为在第一方向X上延伸。具体地，第一纳米线131可以形成在鳍状图案F上，使得第一纳米线131在第三方向Z上与鳍状图案F间隔开。第一纳米线131可以与鳍状图案F重叠。尽管在图3中示出了第一纳米线131在第二方向Y上的宽度可以与鳍状图案F在第二方向Y上的宽度相同，但这仅仅是为了便于解释，并且因此本公开不限于此。此外，尽管示出了第一纳米线131具有矩形截面，但是本公开不限于此，例如，第一纳米线131的角部部分可以通过修整工艺等被倒圆。第一纳米线131可以用作晶体管的沟道区。第一纳米线131可以取决于半导体器件是PMOS还是NMOS而不同，但是本公开不限于此。此外，第一纳米线131可以包括与鳍状图案F相同的材料，或者可以包括与鳍状图案F不同的材料。然而，为了便于解释，这里假设根据本公开的示例本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括：在衬底上形成堆叠结构，所述堆叠结构包括交替堆叠在所述衬底上的至少一个牺牲层和至少一个半导体层；在所述堆叠结构上形成伪栅结构；使用所述伪栅结构作为掩模来在所述堆叠结构中蚀刻凹部；蚀刻所述至少一个牺牲层被所述凹部暴露的部分以形成至少一个蚀刻的牺牲层；在所述至少一个蚀刻的牺牲层上形成第一间隔膜；在所述第一间隔膜上形成第二间隔膜，所述第二间隔膜包括与所述第一间隔膜的材料不同的材料；去除所述第二间隔膜的第一部分，使得所述第二间隔膜的第二部分保留；以及在所述第二间隔膜的第二部分上形成第三间隔膜。

【技术特征摘要】
2017.06.29 KR 10-2017-00822781.一种制造半导体器件的方法，所述方法包括：在衬底上形成堆叠结构，所述堆叠结构包括交替堆叠在所述衬底上的至少一个牺牲层和至少一个半导体层；在所述堆叠结构上形成伪栅结构；使用所述伪栅结构作为掩模来在所述堆叠结构中蚀刻凹部；蚀刻所述至少一个牺牲层被所述凹部暴露的部分以形成至少一个蚀刻的牺牲层；在所述至少一个蚀刻的牺牲层上形成第一间隔膜；在所述第一间隔膜上形成第二间隔膜，所述第二间隔膜包括与所述第一间隔膜的材料不同的材料；去除所述第二间隔膜的第一部分，使得所述第二间隔膜的第二部分保留；以及在所述第二间隔膜的第二部分上形成第三间隔膜。2.根据权利要求1所述的方法，其中，形成所述伪栅结构包括：在所述堆叠结构上形成伪栅极；共形地沉积绝缘膜以覆盖所述堆叠结构的上表面和所述伪栅极；在所述绝缘膜上共形地沉积伪栅间隔膜；以及通过回蚀所述伪栅间隔膜，在所述伪栅极的侧壁上形成伪栅间隔物。3.根据权利要求1所述的方法，其中：所述至少一个牺牲层包括多个牺牲层，并且所述至少一个半导体层包括多个半导体层，以及去除所述第二间隔膜的第一部分包括：使用湿法蚀刻工艺来去除在所述多个半导体层中的相邻半导体层之间形成的所述第二间隔膜的一部分。4.根据权利要求1所述的方法，其中：所述至少一个牺牲层包括多个牺牲层，并且所述至少一个半导体层包括多个半导体层，以及去除所述第二间隔膜的第一部分包括：使用干法蚀刻工艺来去除所述第二间隔膜相对于所述多个半导体层在侧表面方向上更远地突出的部分。5.根据权利要求4所述的方法，其中，所述第一间隔膜包括氮化硅SiN，并且所述第二间隔膜包括碳氮化硅SiCN。6.根据权利要求1所述的方法，其中，所述第一间隔膜包括碳氮化硅SiCN，并且所述第二间隔膜包括氮化硅SiN。7.根据权利要求1所述的方法，其中，所述第一间隔膜包括氧碳氮化硅SiOCN，并且所述第二间隔膜包括氮氧化硅SiON。8.根据权利要求1所述的方法，还包括：在形成所述第三间隔膜之后，去除所述第三间隔膜的第一部分，使得所述第三间隔膜的第二部分保留，以及在所述第三间隔膜的第二部分上形成第四间隔膜，所述第四间隔膜包括与第三间隔膜相同的材料。9.根据权利要求1所述的方法，还包括：在形成所述第三间隔膜之后，在所述第三间隔膜上形成第五间隔膜。10.根据权利要求9所述的方法，其中，所述第三间隔膜包括与所述第一间隔膜相同的材料，并且所述第五间隔膜包括与所述第二间隔膜相同的材料。11.一种制造半导体器件的方法，所述方法包括：在衬底上形成堆叠结构，所述堆叠结构包括交替堆叠在所述衬底上的牺牲层和半导体层；在所述堆叠结构上形成伪栅结构；使用所述伪栅结构作为掩模来在所述堆叠结构中蚀...

【专利技术属性】
技术研发人员：金台原，卓容奭，朴起演，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR