一种半导体器件的制备方法技术

技术编号:20113939 阅读:29 留言:0更新日期:2019-01-16 11:25
本发明专利技术提供了一种半导体器件的制备方法,所述方法包括:提供基底,在所述基底上形成有若干相互间隔的核结构;将两两相邻的所述核结构归为一组,使用硬掩膜层至少填充一组所述核结构之间的间隙;在所述核结构的裸露侧壁上形成间隙壁,其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度;去除所述核结构;以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底,以在所述基底中形成尺寸不同的核图案。所述方法可以制备尺寸不同的图案,从而避免了现有技术中尺寸单一的图案,并且所述方法更加简单。

A Method for Preparing Semiconductor Devices

The invention provides a method for preparing semiconductor devices, which includes: providing a substrate on which a number of spaced nuclear structures are formed; grouping two adjacent nuclear structures into a group, filling at least one set of gaps between the nuclear structures with a hard mask layer; and forming a gap wall on the exposed side wall of the nuclear structure, where the hard mask layer is used. The size along the arrangement direction of the nuclear structure is different from the thickness of the gap wall; the nuclear structure is removed; and the substrate is etched with the gap wall and the hard mask layer as a mask to form a nuclear pattern of different sizes in the substrate. The method can prepare patterns of different sizes, thereby avoiding single size patterns in the prior art, and the method is simpler.

【技术实现步骤摘要】
一种半导体器件的制备方法
本专利技术涉及半导体
,具体而言涉及一种半导体器件的制备方法。
技术介绍
对于高容量的半导体存储装置需求的日益增加,这些半导体存储装置的集成密度受到人们的关注,为了增加半导体存储装置的集成密度,现有技术中采用了许多不同的方法,例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元,对于通过改变单元结构增加集成密度的方法来说,已经进行尝试通过改变有源区的平面布置或改变单元布局来减小单元面积。随着器件尺寸的减小,间隔物图案化技术(Spacerpatterningtechnology,SPT)以及自对准双图案技术(selfaligneddoublepatterning,SaDP)均可以用来制备纳米尺度的晶体管,其中自对准双图案技术(Self-aligneddoublepatterning,SaDP)在实现最小间距的蚀刻能力方面超出了对该方法的期待。所述自对准双图案技术(selfaligneddoublepatterning,SaDP)可以很好的解决对准问题,可以极大限度的减小由于对准带来的良率问题,但是带来的问题则是形成的线和空间的图案以及图案的尺寸过于单一,并且步骤繁琐。因此,现有技术中存在各种弊端,上述弊端成为亟需解决的问题,以进一步提高器件的性能和良率。
技术实现思路

技术实现思路
部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足,本专利技术提供了一种半导体器件的制备方法,所述方法包括:提供基底,在所述基底上形成有若干相互间隔的核结构;将两两相邻的所述核结构归为一组,使用硬掩膜层至少填充一组所述核结构之间的间隙;在所述核结构的裸露侧壁上形成间隙壁,其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度;去除所述核结构;以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底,以在所述基底中形成尺寸不同的核图案。可选地,所述硬掩膜层为金属硬掩膜层。可选地,通过旋涂所述金属硬掩膜层的方法填充所述间隙。可选地,所述金属硬掩膜层包括无定型金属氧化物层。可选地,所述金属硬掩膜层包括TiOx、ZrOx和WOx中的一种。可选地,在旋涂所述金属硬掩膜层之后还进一步包括烘焙固化的步骤。可选地,所述烘焙固化的温度为240℃-350℃,所述烘焙固化的时间为60s-120s。可选地,在所述基底上依次形成有功能材料层、氧化物层和无定型硅层;以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述无定型硅层,以形成所述核结构。可选地,形成所述硬掩膜层的方法包括:在所述基底上形成硬掩膜材料层,以填充所有所述核结构之间的间隙并覆盖所述核结构;在所述硬掩膜材料层上形成掩膜层并图案化,覆盖选定的每组所述核结构之间的所述硬掩膜材料层;以所述掩膜层为掩膜蚀刻所述硬掩膜材料层,以形成所述硬掩膜层。可选地,形成所述间隙壁的方法包括:在所述核结构的顶部、侧壁和所述基底上形成间隙壁材料层;蚀刻去除所述核结构的顶部和所述基底上的所述间隙壁材料层,以形成所述间隙壁。可选地,所述间隙壁的材料包括TiOx。综上所述,本专利技术所述方法在形成间隙壁之前在所述核结构之间填充硬掩膜层,并且其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度,在去除所述核结构之后,以作为尺寸不同的掩膜层,以所述掩膜层为掩膜蚀刻之后可以在基底上形成关键尺寸不同的核图案,所述方法可以制备尺寸不同的图案,从而避免了现有技术中尺寸单一的图案,并且所述方法更加简单。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述,用来解释本专利技术的原理。附图中:图1示出了本专利技术所述半导体器件的制备工艺流程图;图2A-2H示出了本专利技术一实施例所述半导体器件器件的制备方法实施所获得结构的剖面示意图。具体实施方式在下文的描述中,给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本专利技术发生混淆,对于本领域公知的一些技术特征未进行描述。应当理解的是,本专利技术能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本专利技术的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本专利技术教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。这里参考作为本专利技术的理想实施例(和中间结构)的示意图的横截面图来描述专利技术的实施例。这样,可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此,本专利技术的实施例不应当局限于在此所示的区的特定形状,而是包括由于例如制造导致的形状偏差。例如,显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度,而不是从注入区到非注入区的二元改变。同样,通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此,图中显示的区实质上是示意性的,它们的形状并不意图显示器件的区的实际形状且并不意图限定本专利技术的范围。为了彻底理解本专利技术,将在下列的描述中本文档来自技高网...

【技术保护点】
1.一种半导体器件的制备方法,其特征在于,所述方法包括:提供基底,在所述基底上形成有若干相互间隔的核结构;将两两相邻的所述核结构归为一组,使用硬掩膜层至少填充一组所述核结构之间的间隙;在所述核结构的裸露侧壁上形成间隙壁,其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度;去除所述核结构;以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底,以在所述基底中形成尺寸不同的核图案。

【技术特征摘要】
1.一种半导体器件的制备方法,其特征在于,所述方法包括:提供基底,在所述基底上形成有若干相互间隔的核结构;将两两相邻的所述核结构归为一组,使用硬掩膜层至少填充一组所述核结构之间的间隙;在所述核结构的裸露侧壁上形成间隙壁,其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度;去除所述核结构;以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底,以在所述基底中形成尺寸不同的核图案。2.根据权利要求1所述的方法,其特征在于,所述硬掩膜层为金属硬掩膜层。3.根据权利要求2所述的方法,其特征在于,通过旋涂所述金属硬掩膜层的方法填充所述间隙。4.根据权利要求3所述的方法,其特征在于,所述金属硬掩膜层包括无定型金属氧化物层。5.根据权利要求3所述的方法,其特征在于,所述金属硬掩膜层包括TiOx、ZrOx和WOx中的一种。6.根据权利要求3所述的方法,其特征在于,在旋涂所述金属硬掩膜层之后还进一步包括烘焙固化的步骤。7.根据权利要求6...

【专利技术属性】
技术研发人员:张海洋纪世良
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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