一种频率自适应时钟集成电路及芯片制造技术

本实用新型专利技术公开了一种频率自适应时钟集成电路及芯片，其中，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与频率自适应时钟集成电路或芯片连接，频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，通过晶振产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。本实用新型专利技术通过所述集成电路或集成电路芯片使接收端芯片的参考时钟与发送端芯片输出的数据时钟的频率相同，从而使接收端芯片可以输出并行数据，实现数据的并串转换。

【技术实现步骤摘要】
一种频率自适应时钟集成电路及芯片
本技术涉及时钟电路
，特别涉及一种频率自适应时钟集成电路及芯片。
技术介绍
在一些电子工程应用中，经常涉及到并行数据通过排线传输到远端电路板的情况。例如，LED显示屏当中存在大量的并行数据传输，传输距离较短时问题不大。但是，如果传输距离达到几十厘米，甚至1至2米时，将会导致信号的完整性受损、数据的误码率明显提高，同时EMC（电磁干扰）问题变得严重，影响电子产品生产及EMC合格认证。目前解决这一问题的方法是，将并行数据转换为串行数据，通过LVDS差分线传输至远端电路板，远端电路板再将串行数据还原为并行数据，该方法虽然能够解决上述问题，但在实施中需要额外设置“时钟恢复电路”和“频率自适应时钟电路”。现成的串并转换芯片大都集成了时钟恢复电路，但频率自适应时钟电路目前还没有现成的集成电路。请参阅图1，其为常规的数据并串转换及LVDS传输电路示意图，由发送端芯片、LVDS线（差分传输线）、接收端芯片组成。在应用中接收端芯片需要参考时钟RCLK，而且RCLK的频率必须与发送端芯片数据时钟DCLK频率相同，如果数据时钟DCLK的频率是固定的，例如25MHz、27MHz、40MHz等，那么选用同一频率的晶振时钟作为RCLK即可，接收端芯片内部锁相环（PLL）很快处于锁定状态，并通过LOCK引脚输出高电平指示锁定状态，接收端芯片正常工作并输出并行数据。但是，在LED显示屏等应用中，同一套电路系统在不同场合，发送端DCLK的频率是可以设置且可以改变的，如果接收端仍然选用固定频率的晶振时钟，当DCLK和RCLK频率有差别时，接收端芯片内部的锁相环无法处于锁定状态，并将通过LOCK引脚输出低电平指示未锁定状态，导致接收端芯片处于未锁定状态且无法输出并行数据。因而现有技术还有待改进和提高。
技术实现思路
鉴于上述现有技术的不足之处，本技术的目的在于提供一种频率自适应时钟集成电路及芯片，可以使接收端芯片的参考时钟的频率与发送端芯片输出的数据时钟的频率相同。为了达到上述目的，本技术采取了以下技术方案：一种频率自适应时钟集成电路，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路连接，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。所述的频率自适应时钟集成电路中，所述递增单元包括计数器、查找表和反相器，反相器的输入端连接接收端芯片的LOCK端，反相器的输出端连接计数器的使能端，计数器的信号输入端连接分频单元，计数器的输出端连接查找表的一端，查找表的另一端连接数字锁相环。所述的频率自适应时钟集成电路中，所述分频单元包括分频器，所述分频器的输入端连接晶振，分频器的输出端连接计数器的信号输入端。所述的频率自适应时钟集成电路中，所述查找表包括存储有多个预设比值系数的ROM存储器。一种频率自适应时钟集成电路芯片，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路芯片连接，所述频率自适应时钟集成电路芯片包括芯片本体、以及设置在芯片本体的内部的如以上所述的频率自适应时钟集成电路。所述的频率自适应时钟集成电路芯片中，所述芯片本体上设置有若干个与芯片本体的内部的频率自适应时钟集成电路相连的引脚，所述引脚包括：电源引脚、接地引脚、锁定引脚、晶振时钟引脚、工作时钟引脚和空引脚。所述的频率自适应时钟集成电路芯片中，所述频率自适应时钟集成电路芯片的封装为SOP6封装或DIP6封装。相较于现有技术，本技术提供的一种频率自适应时钟集成电路及芯片，其中，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路或芯片连接，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。本技术设置的电路结构简单可靠，能根据发送端芯片输出的不同频率的数据时钟输出不同的工作时钟信号，确保接收端芯片的参考时钟与发送端芯片输出的数据时钟的频率相同，从而进一步使得接收端芯片可以输出并行数据，实现数据的并串转换。附图说明图1为现有的数据并串转换的原理图。图2为本技术提供的频率自适应时钟集成电路的示意图。图3为本技术提供的频率自适应时钟集成电路芯片的封装示意图。具体实施方式本技术提供一种频率自适应时钟集成电路及芯片，为使本技术的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本技术进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。请参阅图2，为本技术提供的频率自适应时钟集成电路的示意图。其中，发送端芯片2通过差分传输线4（LVDS线）连接接收端芯片3，接收端芯片3与所述频率自适应时钟集成电路1连接，所述发送端芯片2的型号可以为MAX9205、MAX9207、DS92LV1023等，所述接收端芯片3的型号可以为MAX9206、MAX9208、DS92LV1224等。上电后，一般而言接收端芯片3处于未锁定状态，接收端芯片3的LOCK端输出低电平至频率自适应时钟集成电路1，使频率自适应时钟集成电路1输出与发送端芯片2输出的数据时钟的频率相同的工作时钟至接收端芯片3，使接收端芯片3内部的锁相环锁定，从而输出并行数据。进一步的，所述频率自适应时钟集成电路1中包括数字锁相环10（即D-PLL）、分频单元20和递增单元30，数字锁相环10分别连接晶振40、递增单元30和接收端芯片3，分频单元20分别连接晶振40和递增单元30，递增单元30还连接接收端芯片3；晶振40用于产生数字锁相环10工作所需的基准时钟信号，分频单元20用于降低晶振40产生的时钟信号的频率并提供给递增单元30，递增单元30用于向数字锁相环10输出依次递增的预设比值系数，以使数字锁相环10输出与发送端芯片2输出的数据时钟的频率相同的工作时钟至接收端芯片3。具体来说，本技术中接收端芯片3工作需要的基准时钟来自于数字锁相环10输出的工作时钟，数字锁相环10输出的工作时钟即RCLK的频率fRCLK=(M*fSCLK)/D，其中，fSCLK是晶振40的时钟频率，M是乘数因子，D是除数因子。本实施例中选用晶振的频率为16MHz，且由于晶振40的时钟频率fSCLK是固定的，所以只能通过改变M因子或/和D因子来改变RCLK频率。而递增单元30输出的比值系数即为不同的M因子与D因子的比值，当改变递增单元30向数字锁相环10输出的比值系数时本文档来自技高网...

【技术保护点】
1.一种频率自适应时钟集成电路，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路连接，其特征在于，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。

【技术特征摘要】
1.一种频率自适应时钟集成电路，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路连接，其特征在于，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。2.根据权利要求1所述的频率自适应时钟集成电路，其特征在于，所述递增单元包括计数器、查找表和反相器，反相器的输入端连接接收端芯片的LOCK端，反相器的输出端连接计数器的使能端，计数器的信号输入端连接分频单元，计数器的输出端连接查找表的一端，查找表的另一端连接数字锁相环。3.根据权利要求2所述的频率自适应时钟...

【专利技术属性】
技术研发人员：梁宁，曹玉龙，
申请(专利权)人：康佳集团股份有限公司，
类型：新型
国别省市：广东,44