用于具有双侧金属化的半导体器件的背侧接触电阻减小制造技术

公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。

Reduction of Back Contact Resistance for Semiconductor Devices with Bilateral Metallization

A technique for reducing the back contact resistance of semiconductor devices with bilateral metallization (MOBS) is disclosed. In some embodiments, the techniques described herein provide a method of restoring the low contact resistance inherent in the manufacture of back contacts, thereby reducing or eliminating parasitic external resistance that degrades transistor performance. In some embodiments, the technology includes the addition of highly doped crystal semiconductor materials epitaxially deposited in the back contact groove to provide enhanced ohmic contact properties. In some cases, a back source/drain (S/D) etching stop layer can be formed below the substitution S/D region of one or more transistors formed on the transfer chip (during the front processing). Thus, when forming a back contact groove, the back S/D etching stop layer can help stop the back contact etching process before consuming part or all of the S/D material. Other embodiments may be described and/or disclosed.

【技术实现步骤摘要】
【国外来华专利技术】用于具有双侧金属化的半导体器件的背侧接触电阻减小
技术介绍
半导体器件是利用诸如硅、锗和砷化镓的半导体材料的电子性质的电子部件。场效应晶体管(FET)是一种包括如下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流到漏极。在电荷载流子是电子的实例中，FET被称为n沟道器件，并且在电荷载流子是空穴的实例中，FET被称为p沟道器件。一些FET具有第四端子，被称为主体或衬底，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质层。FinFET是一种在半导体材料的薄带(通常称为鳍状物)周围构建的MOSFET晶体管。FinFET器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体而言，电流沿鳍状物的两个侧壁(垂直于衬底表面的侧面)/在两个侧壁内以及沿鳍状物的顶部(平行于衬底表面的侧面)延伸。因为这种配置的导电沟道实质上沿着鳍状物的三个不同外部平面区域而存在，所以有时将这种FinFET设计称为三栅极晶体管。还有其它类型的FinFET配置可用，例如所谓的双栅极FinFET，其中导电沟道主要仅沿鳍状物的两个侧壁(而不沿鳍状物的顶部)存在。纳米线晶体管(有时称为栅极全包围或纳米带晶体管)被配置为类似于基于鳍状物的晶体管，但并非栅极在三个部分(从而，有三个有效栅极)上的鳍状物沟道区，使用一个或多个纳米线，并且栅极材料通常围绕每条纳米线。集成电路(IC)制造主要包括两个部分：前段或前段制程(FEOL)和后段或后段制程(BEOL)。前段或FEOL是IC制造的第一部分，其中形成个体半导体器件，包括直到金属互连层的沉积的所有过程。为了不与后段芯片制造混淆，后段或BEOL是IC制造的第二部分，其中利用金属线路将个体半导体器件互连。取决于最终用途或目标应用，BEOL可以包括任何数量的金属化层。附图说明图1示出了根据本公开的一些实施例的形成包括双侧金属化(MOBS)方案并包括背侧接触电阻减小的集成电路(IC)的方法。图2A-图2D示出了根据本公开的一些实施例的在包括体晶片、牺牲层和器件质量层的多层衬底上形成至少一个晶体管。需注意，图2A’示出了根据本公开的实施例的另一个示例性多层衬底。图3示出了根据本公开的实施例的被反转并接合到主晶片的图2D的转移晶片结构。图4-图4’示出了根据本公开的一些实施例的包括被反转并接合到主晶片的转移晶片的IC结构，其中转移晶片包括多层衬底。需注意，图4A’中的示例性IC结构包括图2A’的多层衬底。图5A-图5B示出了根据本公开的一些实施例的在去除多层衬底的体晶片层期间所得的IC结构。图6示出了根据本公开的实施例的在图5B的结构上执行背侧后段处理之后的示例性结构。图7A-图7M示出了根据本公开的一些实施例的在执行图1的方法时形成的示例性IC结构的透视图。图8示出了根据本公开的实施例的利用使用本文所公开的技术形成的集成电路结构或器件所实施的计算系统。通过接合本文描述的附图阅读以下具体实施方式，将更好地理解呈现的实施例的这些和其它特征。在附图中，在各图中示出的每个相同或接近相同的部件都可以由相似的附图标记表示。为了清晰起见，可以不在每幅图中标记每个部件。此外，将要认识到，附图未必是按比例绘制的或旨在将所述实施例限制到图示的具体配置。例如，尽管一些图总体上指示直线、直角和平滑表面，但所公开的技术的实际实施方式可以具有不那么完美的直线和直角，并且在给定制造工艺的现实世界限制的情况下，一些特征可以具有表面拓扑或在其它情况下是不平滑的。再者，附图中的一些特征可以包括图案化和/或遮蔽的填充，其主要被提供用于辅助在视觉上区分不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。具体实施方式双侧金属化(MOBS)是集成电路(IC)制造中的概念，其中根据现有技术进行前段或FEOLIC处理(尽管如此，接触部中的一些可能被处理得很深)，然后进行后段或BEOLIC工艺流程。然后将晶片(称为转移晶片)反转并接合到新支撑晶片(被称为主晶片)。然后在使用或不使用蚀刻停止层(例如，晶体或非晶绝缘体，例如绝缘体上硅(SOI))的情况下通过研磨、蚀刻和/或化学机械抛光/平坦化(CMP)的一些组合来去除转移晶片的背侧。这种衬底去除工艺被称为背侧显露，因为其显露了器件层的背侧或下侧，该背侧或下侧可以包括在转移晶片上的前段处理期间形成的一个或多个半导体器件(例如，晶体管)，由此允许要从背侧执行的后续处理。后续处理可以包括在显露的背侧中形成额外的接触沟槽，并且然后在接触沟槽中沉积金属接触部。额外的处理可以包括后段处理的一个或多个额外层(例如，形成一个或多个额外金属化层)，并且然后是额外的背侧后段(BBE)处理(例如，包括焊料凸块)。然而，在这种MOBS构造中，与源极和漏极区的底部或背侧进行接触例如会形成较差的欧姆接触，由此使性能劣化。因此，根据本公开的一个或多个实施例，公开了一种用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术可以用于提供在进行背侧接触时本来不会存在的低接触电阻，由此减小或消除了使晶体管性能劣化的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积高掺杂晶体半导体材料，以提供增强的欧姆接触性质。为了辅助背侧接触电阻减小技术，在一些实施例中，可以在转移晶片上(在前段处理的器件层制造期间)形成的一个或多个晶体管的源极/漏极(S/D)区下方形成背侧S/D蚀刻停止层。于是，在接下来在背侧显露过程之后形成背侧接触沟槽时，可以使用背侧S/D蚀刻停止层在消耗S/D材料的一部分或全部之前停止背侧接触部蚀刻过程。在一些实施例中，使用这种MOBS方案能够减少最终结构中所需的金属化层的数量，例如，取决于应用和配置，减少2-6个金属化层。所需金属化层的这种减少引起显著的成本节约。额外的晶体管性能改善包括金属线中的减小的寄生电容以及由于与典型(即，单侧)工艺流程相比基于电迁移的开路故障的发生减少而得到改善的管芯产率。按照本公开，MOBS方案和背侧接触电阻减小技术的众多益处将显而易见。如前所述，在一些实施例中，本文提供的背侧接触电阻减小技术是在MOBS方案的语境内实施的。在一些这种实施例中，可以通过形成多层衬底来实现MOBS方案，多层衬底包括体晶片(例如，体硅或绝缘体上硅(SOI)晶片)、晶片上沉积的蚀刻停止和/或快速蚀刻层、以及蚀刻停止或快速蚀刻层上沉积的器件质量层。然后可以在多层衬底上执行标准前段处理以在器件质量层中按需要形成许多半导体器件(例如，晶体管)以建立器件层。然后可以在该器件层之上执行标准后段处理，以按需要形成接触部和许多金属(或以其它方式导电的)后段层。在一些实施例中，可以非常深地处理前侧过孔或接触部，例如进入器件层下方的多层衬底的至少一部分中，因为可以使用深处理的过孔例如从背侧通过器件层进行接触。然后可以将所得的完全集成晶片(本文中称为转移晶片)接合到另一个晶片(本文中称为主晶片)，其可以包括一个或多个金属化层并且也可以任选地与例如一个或多个晶体管器件完全集成。可以通过上下翻转转移晶片以反转它并然后将转移晶片的金属后段和/或绝缘体材本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)，包括：衬底；晶体管，其在所述衬底上方并且包括单晶半导体材料层，其中，所述晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极和漏极(S/D)区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；所述S/D区中的至少一个上方的接触层；以及所述接触层和所述S/D区中的所述至少一个之间的接触电阻减小层，其中，所述接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米(cm)1E20个原子的；处于所述晶体管下方并且在所述晶体管和所述衬底之间的至少一个金属化层；以及所述晶体管上方的至少一个金属化层。

【技术特征摘要】
【国外来华专利技术】1.一种集成电路(IC)，包括：衬底；晶体管，其在所述衬底上方并且包括单晶半导体材料层，其中，所述晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极和漏极(S/D)区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；所述S/D区中的至少一个上方的接触层；以及所述接触层和所述S/D区中的所述至少一个之间的接触电阻减小层，其中，所述接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米(cm)1E20个原子的；处于所述晶体管下方并且在所述晶体管和所述衬底之间的至少一个金属化层；以及所述晶体管上方的至少一个金属化层。2.根据权利要求1所述的IC，其中，所述单晶半导体材料层包括小于每平方cm1E8个位错或晶界缺陷。3.根据权利要求1所述的IC，其中，所述单晶半导体材料层包括IV族半导体材料和III-V族半导体材料中的至少一种。4.根据权利要求1所述的IC，其中，所述晶体管还包括处于所述栅极和所述沟道之间的栅极电介质层。5.根据权利要求1所述的IC，其中，所述S/D区包括n型掺杂剂和p型掺杂剂中的一种。6.根据权利要求1所述的IC，其中，所述第一掺杂剂浓度和所述第二掺杂剂浓度大致等于或小于每立方cm5E20个原子。7.根据权利要求1所述的IC，其中，所述接触层包括金属和金属合金材料中的一种。8.根据权利要求1所述的IC，其中，所述接触电阻减小层包括IV族半导体材料和III-V族半导体材料中的至少一种。9.根据权利要求1所述的IC，其中，所述接触电阻减小层包括所述S/D区中包括的复合材料，但所述复合材料中的至少一种成分的浓度更大。10.根据权利要求1所述的IC，其中，所述接触电阻减小层包括n型掺杂剂和p型掺杂剂中的一种。11.根据权利要求1所述的IC，其中，所述第三掺杂剂浓度大致等于或大于每立方cm5E20个原子。12.根据权利要求1所述的IC，其中，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方cm3E20个原子。13.根据权利要求1所述的IC，还包括处于所述接触电阻减小层和所述S/D区中的所述至少一个之间的碳掺杂层。14.根据权利要求1所述的IC，其中，所述晶体管包括平面配置、鳍状物配置和纳米线配置中的一种。15.根据权利要求1所述的IC，其中，所述晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)和n沟道金属氧化物半导体场效应晶体管(n-MOS)中的一种。16.一种互补金属氧化物半导体(CMOS)器件，包括根据权利要求1-15中任一项所述的晶体管。17.一...

【专利技术属性】
技术研发人员：G·A·格拉斯，A·S·默西，K·贾姆布纳坦，C·S·莫哈帕特拉，M·J·科布林斯基，P·莫罗，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US