A device includes a transistor device comprising a main body comprising a channel area between the source and drain regions, and a gate stack on the main body in the channel region, in which at least one of the source and drain regions of the main body includes a contact surface between the relative side walls, and the contact surface includes a contour to make the contact surface high. Size is greater at the point between the side walls than at the point between the side walls. A method includes forming a main body of a transistor device on a circuit substrate, the main body size of the transistor device defines a channel area between the source and drain regions, forming a groove in the main body of at least one of the source and drain regions, and forming a gate stack on the main body of the channel region.
【技术实现步骤摘要】
【国外来华专利技术】具有用于改进的访问电阻的V形槽S/D轮廓的III-V族FINFET晶体管
集成电路器件。
技术介绍
在器件尺寸和表面密度(间距缩放)方面继续密封晶体管器件可以减小在源极和漏极中接触的面积。源极/漏极接触面积的减小可以导致访问电阻的增大,这会降低器件性能。先前降低访问电阻的尝试包括增加源极/漏极中的掺杂以及降低接触金属和半导体之间的势垒高度。附图说明图1示出了多栅极场效应晶体管器件的实施例的截面侧视图。图2示出了通过直线2-2'的图1的结构的截面侧视图。图3示出了通过直线3-3'的图1的结构的截面侧视图。图4示出了在其中形成有牺牲鳍状物的衬底的透视侧视图。图5示出了在衬底上沉积沟槽介电层之后的图4的结构。图6示出了在去除牺牲鳍状物以形成受控尺寸和形状的沟槽之后的图4的结构。图7示出了在沟槽中引入缓冲材料之后的图5的结构。图8示出了在各个沟槽中去除一部分缓冲材料并将本征材料引入沟槽之后的图6的结构。图9示出了在介电层215上方延伸的本征层的鳍状物部分上形成牺牲或伪栅极叠层之后的图7的结构。图10示出了在鳍状物的沟道区域上形成栅极叠层之后的图9的结构。图11示出了在指定用于结区域(源极和漏极)的区域中的鳍状物中形成凹槽以及形成到源极和漏极的触点之后的图10的结构。图12呈现了该过程的流程图。图13是实现一个或多个实施例的内插物。图14示出了计算设备的实施例。具体实施方式说明了一种减小晶体管器件的源极和/或漏极处的接触电阻的影响的技术。该技术增加了与源极和/或漏极接触的表面积,而不必增加晶体管尺寸或间距。该技术实现了以超尺度尺寸和紧密间距在III-V族非平面晶体管 ...
【技术保护点】
1.一种装置,包括:设置在电路衬底的表面上的晶体管器件,所述晶体管器件包括:主体,所述主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸;以及在所述沟道区中的所述主体上的栅极叠层,其中,所述主体的源极区和漏极区中的至少一个包括在所述相对侧壁之间的接触表面,并且所述接触表面包括轮廓,使得所述接触表面的高度尺寸在侧壁处大于所述侧壁之间的点处。
【技术特征摘要】
【国外来华专利技术】1.一种装置,包括:设置在电路衬底的表面上的晶体管器件,所述晶体管器件包括:主体,所述主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸;以及在所述沟道区中的所述主体上的栅极叠层,其中,所述主体的源极区和漏极区中的至少一个包括在所述相对侧壁之间的接触表面,并且所述接触表面包括轮廓,使得所述接触表面的高度尺寸在侧壁处大于所述侧壁之间的点处。2.根据权利要求1所述的装置,其中,所述接触表面在所述相对侧壁之间限定凹槽,使得所述主体的源极区与漏极区中的每个的侧壁之间的接触表面的表面积大于没有所述凹槽情况下由所述主体的宽度尺寸限定的表面积。3.根据权利要求2所述的装置,其中,所述凹槽包括字母V的形状。4.根据权利要求1所述的装置,其中,所述主体的沟道区包括III族至V族化合物半导体材料。5.根据权利要求4所述的装置,其中,所述主体的沟道区包括铟-镓-砷化物。6.根据权利要求1所述的装置,其中,所述主体设置在缓冲材料上。7.根据权利要求6所述的装置,其中,所述缓冲材料包括锗或不同于所述沟道材料的III族至V族化合物半导体材料。8.根据权利要求1所述的装置,其中,所述栅极叠层包括栅电极和栅极介电材料,其中,所述栅极介电材料设置在所述沟道区和所述栅电极之间。9.根据权利要求7所述的装置,其中,所述沟道区中的主体的轮廓不同于所述源极区和所述漏极区中的至少一个中的主体的轮廓。10.一种方法,包括:在电路衬底上形成晶体管器件主体,所述晶体管器件主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区...
【专利技术属性】
技术研发人员:W·拉赫马迪,M·V·梅茨,G·杜威,S·T·马,C·S·莫哈帕特拉,S·K·加德纳,J·T·卡瓦列罗斯,A·S·默西,T·加尼,
申请(专利权)人:英特尔公司,
类型:发明
国别省市:美国,US
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