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具有用于改进的访问电阻的V形槽S/D轮廓的III-V族FINFET晶体管制造技术

技术编号:20084028 阅读:22 留言:0更新日期:2019-01-15 03:43
一种装置,包括晶体管器件,所述晶体管器件包括主体,所述主体包括在源极区和漏极区之间的沟道区;以及在沟道区中的主体上的栅极叠层,其中,主体的源极区和漏极区中的至少一个包括相对侧壁之间的接触表面,并且接触表面包括轮廓,使得接触表面的高度尺寸在侧壁处大于侧壁之间的点处。一种方法,包括在电路衬底上形成晶体管器件主体,所述晶体管器件主体尺寸在源极区和漏极区之间限定沟道区;在源极区和漏极区中的至少一个中的主体中形成凹槽;以及在沟道区中的主体上形成栅极叠层。

III-V Family FINFET Transistors with V-groove S/D Profiles for Improved Access Resistance

A device includes a transistor device comprising a main body comprising a channel area between the source and drain regions, and a gate stack on the main body in the channel region, in which at least one of the source and drain regions of the main body includes a contact surface between the relative side walls, and the contact surface includes a contour to make the contact surface high. Size is greater at the point between the side walls than at the point between the side walls. A method includes forming a main body of a transistor device on a circuit substrate, the main body size of the transistor device defines a channel area between the source and drain regions, forming a groove in the main body of at least one of the source and drain regions, and forming a gate stack on the main body of the channel region.

【技术实现步骤摘要】
【国外来华专利技术】具有用于改进的访问电阻的V形槽S/D轮廓的III-V族FINFET晶体管
集成电路器件。
技术介绍
在器件尺寸和表面密度(间距缩放)方面继续密封晶体管器件可以减小在源极和漏极中接触的面积。源极/漏极接触面积的减小可以导致访问电阻的增大,这会降低器件性能。先前降低访问电阻的尝试包括增加源极/漏极中的掺杂以及降低接触金属和半导体之间的势垒高度。附图说明图1示出了多栅极场效应晶体管器件的实施例的截面侧视图。图2示出了通过直线2-2'的图1的结构的截面侧视图。图3示出了通过直线3-3'的图1的结构的截面侧视图。图4示出了在其中形成有牺牲鳍状物的衬底的透视侧视图。图5示出了在衬底上沉积沟槽介电层之后的图4的结构。图6示出了在去除牺牲鳍状物以形成受控尺寸和形状的沟槽之后的图4的结构。图7示出了在沟槽中引入缓冲材料之后的图5的结构。图8示出了在各个沟槽中去除一部分缓冲材料并将本征材料引入沟槽之后的图6的结构。图9示出了在介电层215上方延伸的本征层的鳍状物部分上形成牺牲或伪栅极叠层之后的图7的结构。图10示出了在鳍状物的沟道区域上形成栅极叠层之后的图9的结构。图11示出了在指定用于结区域(源极和漏极)的区域中的鳍状物中形成凹槽以及形成到源极和漏极的触点之后的图10的结构。图12呈现了该过程的流程图。图13是实现一个或多个实施例的内插物。图14示出了计算设备的实施例。具体实施方式说明了一种减小晶体管器件的源极和/或漏极处的接触电阻的影响的技术。该技术增加了与源极和/或漏极接触的表面积,而不必增加晶体管尺寸或间距。该技术实现了以超尺度尺寸和紧密间距在III-V族非平面晶体管(例如,finfet)上的集成。图1示出了场效应晶体管(FET)器件(例如金属氧化物半导体场效应晶体管(MOSFET)器件、隧道场效应晶体管(TFET)器件或其他FET器件)的实施例的截面侧视图。图2示出了通过线2-2'的图1的结构。图3示出了通过线3-3'的图2的结构。在该实施例中,描述了非平面多栅极晶体管。应当理解,所描述的技术适用于其它晶体管,包括但不限于平面和环栅器件。参考图1、图2和图3,器件100包括衬底110,衬底110例如是单晶硅衬底,例如体衬底或绝缘体上硅衬底。在该实施例中,设置在衬底110上的是缓冲层120。缓冲层120包含例如具有比衬底(例如,硅衬底110)的材料更大的晶格的材料。用于缓冲层的合适材料包括但不限于磷酸铟(InP)、锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、砷化镓锑(GaAsSb)、砷化铝铟(InAlAs)、铟铝锑(InAlSb)或镓锑(GaSb)。为了减小穿透位错密度,缓冲层120中的材料可以用例如下面的衬底(例如,硅)的材料渐变,以逐渐增加外延生长膜中的缓冲层的材料成分,使得在更接近衬底110处,缓冲层的材料浓度较小并且随远离衬底而增加。在另一个实施例中,缓冲层120中可以存在两种或更多种不同材料,例如在缓冲层底部的第一材料和在第一材料上的第二材料。在图1-3的实施例中,设置在缓冲层120上的是本征层130。在一个实施例中,本征层130是用于特定晶体管器件的沟道材料。在一个实施例中,本征层130包括III-V族化合物材料。在一个实施例中,III-V族化合物材料包括铟(In)(即,具有浓度的铟)。包括铟的III-V族化合物材料的示例,特别是用于n型晶体管器件的是InGaAs。如图1所示,设置在本征层130中的是扩散或结区145和扩散或结区150。在一个实施例中,扩散区145是MOSFET的源极(例如,n+源极),而扩散区150是MOSFET的漏极(例如,n+漏极)。设置在扩散区145和150之间的是本征层130的材料的沟道140,其具有例如10-30nm的长度尺寸L。如图2所示,在一个实施例中,本征层130是主体或鳍状物,具有由相对侧壁限定的大约5-20nm的代表性宽度尺寸W,和大约10-100nm的代表性的高度尺寸。由于图2是穿过图1的晶体管的沟道区的截面,因此图2示出了该区域中的本征层130的主体具有大致矩形的轮廓,包括接触表面154,其被定义为本征层130的主体或鳍状物的相对侧壁之间的表面,在一个实施例中,其基本上平行于衬底110的表面。应当理解,本征层的主体的轮廓将部分地取决于用于形成主体的处理技术(例如,抛光、蚀刻等)。因此,目标是具有平行于衬底110的器件表面的接触表面的主体可以具有接近平行表面的接触表面。参考图3,在一个实施例中,扩散区或漏极150具有定义为相对侧壁之间的表面的接触表面155。如图3所示,接触表面155具有xy尺寸的轮廓,使得本征层130的主体的高度尺寸在侧壁处比在侧壁之间的点处更大。在一个实施例中,接触表面155在相对侧壁之间限定凹槽,例如具有字母V形状的凹槽,使得接触表面155的表面积大于没有凹槽情况下的由宽度尺寸w限定的表面积。代表性地,扩散区150(漏极)中的本征层的主体或鳍状物中的接触表面155大于沟道区中的主体的接触表面154(比较图2和图3)。覆盖沟道区140中的本征层130的是例如二氧化硅或介电常数大于二氧化硅的介电材料(高k材料)或二氧化硅和高k材料的组合并且厚度在大约几纳米的栅极介电层160。栅极介电层160设置在本征层130的主体的长度尺寸L的侧壁上,暴露在介电层115上方和接触表面154上。栅极介电层160沿着图1中代表性示出的沟道区140的长度尺寸与本征层130的轮廓共形。设置在栅极电介质160上的是例如诸如金属材料(例如,钽)或硅化物的导电材料的栅电极175。出于代表性目的,在一个实施例中,栅电极175具有大约50-100nm的总厚度,并且介电层160具有1-15nm的厚度。图1还示出了到扩散区145的金属触点180和到扩散区150的金属触点185。可以形成到栅极叠层的额外触点以操作该器件。用于触点的代表性金属是通过化学气相沉积(CVD)工艺沉积的钨。图3示出了到扩散区150(漏极)的触点185。如图所示,接触材料设置在本征层130的主体或鳍状物的相对侧壁上以及接触表面155上。材料与主体共形(与接触表面155共形)。通过与具有凹槽的接触表面155共形,漏极和触点金属之间的接触面积相对于没有凹槽的主体增加。图4-11描述了形成如图1-3所示的FET器件的过程。图12呈现了该过程的流程图。图4-11描述了包括鳍状物的三维多栅极FET,鳍状物包括接触表面,该接触表面相对于平面接触表面具有带有栅极叠层的鳍状物的接触表面的增大表面积的轮廓。描述了用于N型FET的形成过程。参考图4并参考图12的流程图,该过程开始于在衬底材料中限定牺牲鳍状物结构(框310,图12)。图4示出了衬底210的透视侧视图,衬底210可以是可以用作可以构造多栅FET的基础的任何材料。代表性地,衬底210是诸如晶圆的较大衬底的一部分。在一个实施例中,衬底210是半导体材料,例如单晶硅。衬底210可以是体衬底,或者在另一个实施例中,是绝缘体上半导体(SOI)结构。图4示出了在图案化衬底以限定牺牲鳍状物2100A和牺牲鳍状物2100B之后的衬底210。可以通过掩模和蚀刻工艺来形成牺牲鳍状物2100A和2100B,其中,掩模(例如,硬掩模)被引入到衬底210的表面(上表面)本文档来自技高网...

【技术保护点】
1.一种装置,包括:设置在电路衬底的表面上的晶体管器件,所述晶体管器件包括:主体,所述主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸;以及在所述沟道区中的所述主体上的栅极叠层,其中,所述主体的源极区和漏极区中的至少一个包括在所述相对侧壁之间的接触表面,并且所述接触表面包括轮廓,使得所述接触表面的高度尺寸在侧壁处大于所述侧壁之间的点处。

【技术特征摘要】
【国外来华专利技术】1.一种装置,包括:设置在电路衬底的表面上的晶体管器件,所述晶体管器件包括:主体,所述主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸;以及在所述沟道区中的所述主体上的栅极叠层,其中,所述主体的源极区和漏极区中的至少一个包括在所述相对侧壁之间的接触表面,并且所述接触表面包括轮廓,使得所述接触表面的高度尺寸在侧壁处大于所述侧壁之间的点处。2.根据权利要求1所述的装置,其中,所述接触表面在所述相对侧壁之间限定凹槽,使得所述主体的源极区与漏极区中的每个的侧壁之间的接触表面的表面积大于没有所述凹槽情况下由所述主体的宽度尺寸限定的表面积。3.根据权利要求2所述的装置,其中,所述凹槽包括字母V的形状。4.根据权利要求1所述的装置,其中,所述主体的沟道区包括III族至V族化合物半导体材料。5.根据权利要求4所述的装置,其中,所述主体的沟道区包括铟-镓-砷化物。6.根据权利要求1所述的装置,其中,所述主体设置在缓冲材料上。7.根据权利要求6所述的装置,其中,所述缓冲材料包括锗或不同于所述沟道材料的III族至V族化合物半导体材料。8.根据权利要求1所述的装置,其中,所述栅极叠层包括栅电极和栅极介电材料,其中,所述栅极介电材料设置在所述沟道区和所述栅电极之间。9.根据权利要求7所述的装置,其中,所述沟道区中的主体的轮廓不同于所述源极区和所述漏极区中的至少一个中的主体的轮廓。10.一种方法,包括:在电路衬底上形成晶体管器件主体,所述晶体管器件主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区...

【专利技术属性】
技术研发人员:W·拉赫马迪M·V·梅茨G·杜威S·T·马C·S·莫哈帕特拉S·K·加德纳J·T·卡瓦列罗斯A·S·默西T·加尼
申请(专利权)人:英特尔公司
类型:发明
国别省市:美国,US

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