ESD装置的触点阵列优化制造方法及图纸

一种针对ESD装置(100)的触点阵列优化方案(200)。可在大小、形状、放置等方面选择性地修改穿过有源区域(126/128、134)之上的金属前电介质层(195)图案化的触点孔口(191A/191B)，以在标准ESD评分测试中增加ESD保护性能，例如将瞬变电流密度最大化等。

Contact Array Optimization of ESD Device

A contact array optimization scheme (200) for ESD device (100). The patterned contact orifice (191A/191B) passing through the metal front dielectric layer (195) above the active region (126/128, 134) can be selectively modified in size, shape and placement to increase ESD protection performance in standard ESD scoring tests, such as maximizing transient current density.

【技术实现步骤摘要】
【国外来华专利技术】ESD装置的触点阵列优化
本公开大体上涉及半导体装置及其制造方法的领域，且更确切地说，无限制，涉及静电放电(ESD)保护电路中的触点阵列优化。
技术介绍
无限制，在制造ESD保护电路的情境中提供下文。静电放电(ESD)是半导体装置的设计、制造和利用中的持续问题。举例来说，对集成电路(IC)和其它电子装置的ESD暴露的主要来源是来自人体(例如如由“人体模型”或HBM描述)。在此情形中，当封装式IC被带静电(例如走过地毯)的人拿着时，获得电荷。举例来说，150pF的身体电容上可感应约0.6μC的电荷，例如在约100ns内，产生4kV或更大的静电电位以及到IC的若干安培的放电峰值电流。ESD的第二来源是来自金属物体(例如如由“机器模型”或MM描述)，其表征为较大电容、较低内阻以及与HBMESD来源相比具有显著较高的上升时间和电流电平的瞬变。第三来源由“被充电装置模型”(CMD)描述，其中IC本身变为在与HBM和MMESD来源相反的方向上，在小于500ps的上升时间内，充电和放电到接地。此外，电路操作期间的不同类型的电气过度应力在专用于如机顶盒、汽车系统、移动和手持型装置、膝上型计算机和桌上型计算机等特定应用的标准中定义。在ESD事件期间，电流通常在暴露于IC芯片外部的一或多个引脚或垫之间放电。此类ESD电流通过IC中的易损坏的电路从所述垫流到接地，所述电路可能不是设计成运载此类电流的。已经使用许多ESD保护技术来减少或减轻IC装置中的ESD事件的不利影响。通常，针对IC的常规ESD保护方案使用外围电路，通过提供到接地的低阻抗路径，来将ESD电流从装置的引脚或垫运载到接地。以此方式，ESD电流流经保护电路，而不是流经芯片中的较易感电路。随着IC设计不断发生进步，包含不断缩小的线几何形状，也在不断地探寻ESD保护技术和电路的改进。
技术实现思路
以下呈现简化概述，以便提供对本专利技术的一或多个方面的基本理解。此概述并非本专利技术的广泛综述，且既无意识别本专利技术的关键或重要元件，也无意划定其范围。实际上，概述的主要目的是以简化形式呈现本专利技术的一些概念，作为稍后呈现的更详细描述的序言。一方面，公开一种在ESD装置工艺流程中操作的半导体制造方法的实施例。所要求的实施例尤其包括：根据选定工艺技术在半导体衬底中形成有源区域作为ESD保护电路的一部分；以及在所述有源区域之上形成电介质层。可提供具有对应于多个触点孔口的特征的触点阵列层掩模，其中以选定方式来修改所述特征。接着使电介质层图案化来使用触点阵列层掩模在与所述有源区域重叠至少一部分中限定、形成或以其它方式产生多个触点孔口。在一实施例中，所述触点孔口各自具有基于ESD保护参数(例如与瞬变电流密度有关的电气参数等)的大小和/或形状。沉积和处理合适的金属组合物来填充多个触点孔口，以便提供有源区域与沉积在电介质层之上的金属层之间的导电路径。另一方面，公开一种集成电路或装置的实施例。所要求的实施例尤其包括：根据选定工艺技术在半导体衬底中形成有源区域作为ESD保护电路的一部分；以及电介质层，其形成于所述有源区域之上。金属层安置于所述电介质层上。触点结构形成于有源区域与金属层之间，所述触点结构具有穿过电介质层图案化且填充有金属组合物的触点孔口，以提供有源区域与金属层之间的导电路径，所述触点孔口各自具有基于ESD保护电路的ESD保护参数的大小。在一个实施方案中，触点孔口可在选择性地(再)大小设计、(再)整形和布局等中优化，以提供与动态电流，例如包含瞬变电流密度参数等中的至少一者有关的增加的ESD保护性能。附图说明本专利技术的实施例借助于实例而非作为限制在附图的各图中说明，在附图中，相同参考指示相似元件。应注意，对本专利技术中的“一”或“一个”实施例的不同参考未必是参考同一实施例，且此类参考可意指至少一个。另外，当结合一实施例来描述一特定特征、结构或特性时，应理解，无论是否予以明确地描述，结合其它实施例来实现此特征、结构或特性均在所属领域的技术人员的知识范围内。为了说明本专利技术的一或多个示范性实施例，将附图并入到说明书中且形成说明书的部分。将从以下详细[具体实施方式]理解本专利技术的各种优点和特征，[具体实施方式]结合所附权利要求书且参考附图进行，在图中：图1A是其中可实践本专利技术的一或多个实施例的具有ESD保护电路的实例集成电路、半导体装置或其部分的3维横截面图；图1B是图1A的集成电路的一部分的横截面图，其说明根据选定工艺或制造技术的实例流程中的后段制程(BEOL)工艺步骤，其中可根据本专利技术的实施例提供优化的触点阵列设计；图2是根据本专利技术的实施例的实例工艺的流程图；图3描绘根据选定工艺技术的常规触点孔口阵列；图4A-1描绘根据本专利技术的教示的可用于个别触点孔口的实例设计方案；图4A-2到4H描绘本专利技术的用于改进ESD保护性能的优化触点孔口设计的实例实施例；以及图5是根据本专利技术的实例实施例的触点孔口阵列的一部分的SEM视图的再现。具体实施方式参考附图描述本专利技术，其中相同的参考标号通常始终用于指代相同的元件。图式未按比例绘制且仅提供用于说明本专利技术。下文参考用于说明目的的实例应用来描述本专利技术的若干方面。应理解，陈述众多具体细节、关系和方法以提供对本专利技术的理解。然而，相关领域的技术人员应易于认识到，本专利技术可在无所述具体细节中的一或多个的情况下或利用其它方法实践。在其它情况下，未详细示出众所周知的结构或操作以避免混淆本专利技术。本专利技术不受动作或事件的说明次序限制，因为一些动作可以与其它动作或事件按不同次序发生和/或同时发生。此外，根据本专利技术方法的实施不需要所有所说明的动作或事件。在以下描述中，可参考附图，其中某些方向术语，例如“上部”、“下部”、“顶部”、“底部”、“左手”、“右手”、“前侧”、“后侧”、“垂直”、“水平”等可与参考正描述的图式或其说明性元件的定向使用。由于实施例的组件可位于多个不同定向上，因此方向性术语出于说明目的使用且不具限制性。同样地，对被称作“第一”、“第二”等的特征的参考不指示任何特定次序、重要性等，且此类参考可加以必要修正可互换，取决于情境、实施方案等。应理解，在不脱离本专利技术的范围的情况下，可利用其它实施例并且可进行结构或逻辑改变。除非另有具体注释，否则本文中所描述的各种示范性实施例的特征可彼此组合。如在本说明书中所使用，术语“耦合”、“电耦合”、“连接”或“电连接”并不意味着元件必须直接耦合或连接在一起。介入元件可提供于“耦合”、“电耦合”、“连接”或“电连接”的元件之间。下文中所描述的实例半导体装置可包含或由例如Si、SiC、SiGe、GaAs或有机半导体材料的半导体材料形成。半导体材料可实现为含有任何类型的IC的半导体晶片或半导体芯片，例如包含但不限于ESD保护电路。半导体芯片可进一步包含并非半导体的无机和/或有机材料(例如绝缘体，例如电介质层、塑料或金属等)。现参看图式，且更明确地说，参考图1A，其中示出说明具有其中可实践包含触点阵列优化方案的本专利技术的一或多个实施例的ESD保护电路118的实例半导体装置或其部分100的横截面表示的3维视图。在一个实施方案中，ESD保护电路118可形成为包含LR-LC二极管(例如背靠背连接的齐纳二极管)的双向二极管，其可使用为制造各种类型的瞬态电本文档来自技高网...

【技术保护点】
1.一种半导体制造方法，其包括：根据选定工艺技术，在半导体衬底中形成有源区域作为静电放电ESD保护电路的一部分；在所述有源区域之上形成电介质层；使所述电介质层图案化以限定与所述有源区域重叠的触点孔口，所述触点孔口各自具有基于所述ESD保护电路的ESD保护参数的大小；以及沉积金属组合物来填充所述触点孔口，以提供所述有源区域与沉积在所述电介质层之上的金属层之间的导电路径。

【技术特征摘要】
【国外来华专利技术】1.一种半导体制造方法，其包括：根据选定工艺技术，在半导体衬底中形成有源区域作为静电放电ESD保护电路的一部分；在所述有源区域之上形成电介质层；使所述电介质层图案化以限定与所述有源区域重叠的触点孔口，所述触点孔口各自具有基于所述ESD保护电路的ESD保护参数的大小；以及沉积金属组合物来填充所述触点孔口，以提供所述有源区域与沉积在所述电介质层之上的金属层之间的导电路径。2.根据权利要求1所述的半导体制造方法，其中所述ESD保护参数包括从由以下各项组成的群组中选出的电气参数：触点放电参数、气隙放电参数、瞬变电流密度参数及其组合。3.根据权利要求1所述的半导体制造方法，其中填充所述触点孔口的所述金属组合物包括基于钨的组合物。4.根据权利要求1所述的半导体制造方法，其中将所述触点孔口被界定为使用触点层掩模的阵列，所述触点层掩模针对所述阵列的每一触点孔口具有孔口大小，其大于所述选定工艺技术中指定的大小，但符合与所述选定工艺技术相关联的临界尺寸CD规则和设计规则检查DRC。5.根据权利要求1所述的半导体制造方法，其中将所述触点孔口界定为使用触点层掩模的阵列，所述触点层掩模针对所述阵列的外围环形区的触点孔口的子集具有孔口大小，其大于所述选定工艺技术中指定的大小，但符合与所述选定工艺技术相关联的临界尺寸CD规则和设计规则检查DRC。6.根据权利要求1所述的半导体制造方法，其中将所述触点孔口界定为使用触点层掩模的阵列，每一触点孔口具有矩形形状且以错开阵列排列。7.根据权利要求1所述的半导体制造方法，其中将所述触点孔口界定为使用触点层掩模的阵列，所述阵列具有不含任何触点孔口的至少一拐角，每一触点孔口具有大于所述选定工艺技术中指定的大小但符合与所述选定工艺技术相关联的临界尺寸CD规则和设计规则检查DRC的孔口大小。8.根据权利要求7所述的半导体制造方法，其中所述触点孔口阵列由沿所述阵列的外围定位的连续沟槽触点孔口环绕。9.根据权利要求8所述的半导体制造方法，其中所述触点孔口阵列具有从由多边形形状、环形形状和椭圆形形状组成的群组选出的形状。10.根据权利要求1所述的半导体制造方法，其中将所述触点孔口界定为排列成多个同心圆的连续沟槽触点孔口。11.根据权利要求1所述的半导体制造方法，其中将所述触点孔口界定为排列成多个同心轨迹的连续沟槽触点孔口。12.根据权利要求1所述的半导体制造方法，其中所述有源区域包括形成于所述半导体衬底中的n阱区或p阱区。13...

【专利技术属性】
技术研发人员：林和，陈昆，吴超，王德宁，L·施普林格，A·斯特罗恩，薛刚，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US