通过启用动态JTAG测试模式进入及所有JTAG引脚的共享来增加数据传输处理量制造技术

在所描述实例中，一种集成电路(100)包含功能性电路系统(114)及测试电路系统(112)。所述测试电路系统(112)具有可在多个不同状态中操作的状态机。所述集成电路(100)还具有引脚(P2)以用于接收信号TMS。所述状态机可操作以响应于所述信号TMS的电平的变化而在状态之间转变。电路系统在第一时间段将处于第一电平的所述引脚(P2)的所述信号TMS耦合到所述状态机，以使得所述状态机进入预定状态，并且电路系统(124)在第二时间段使到所述状态机的所述信号TMS维持在所述第一电平，以用于使所述状态机维持在所述预定状态。并且，在所述第二时间段期间，电路系统将所述引脚(P2)处接收的数据耦合到除所述状态机外的目的地电路(122)。所述目的地电路(122)可操作以使用来自所述引脚(P2)的数据执行连续扫描测试，而无需对所述功能性电路系统(114)进行上电复位。

Increase data transmission throughput by enabling dynamic JTAG test mode entry and sharing of all JTAG pins

In the example described, an integrated circuit (100) includes a functional circuit system (114) and a test circuit system (112). The test circuit system (112) has a state machine that can operate in a plurality of different states. The integrated circuit (100) also has a pin (P2) for receiving signal TMS. The state machine is operable to transit between states in response to changes in the level of the signal TMS. The circuit system couples the signal TMS of the pin (P2) at the first level to the state machine in the first time period, so that the state machine enters a predetermined state, and the circuit system (124) maintains the signal TMS of the state machine at the first level in the second time period for the purpose of maintaining the state machine in the predetermined state. Furthermore, during the second period, the circuit system couples the data received at the pin (P2) to the destination circuit (122) other than the state machine. The destination circuit (122) is operable to perform continuous scanning tests using data from the pin (P2) without power-on reset of the functional circuit system (114).

【技术实现步骤摘要】
【国外来华专利技术】通过启用动态JTAG测试模式进入及所有JTAG引脚的共享来增加数据传输处理量本文涉及集成电路测试，且更具体地说，涉及使用全部JTAG引脚的经改良的测试数据处理量。
技术介绍
已产生、修改以及演进各种技术以用于测试功能性核心，包含逻辑和存储器，以及集成电路(integratedcircuit；IC)上的其它电路，或印刷电路板(printedcircuitboard；PCB)上的多个IC。早期的“钉床”测试技术具有局限性，尤其由于IC中增加的更大规模、更高复杂度和不可接入节点，以及考虑到密集封装的多层PCB。因此，当代的测试通常更(或完全)自动化，且通常涉及输入数据到IC、在输入数据上执行一或多个时钟循环，且随后捕获和输出结果，其中可随后例如通过比较它们与预期结果来分析结果，其中这种比较因而用于验证适当操作，抑或检测不当操作。这种测试部分源于由各种硅制造商构成的联合测试行动组(JointTestActionGroup；JTAG)的发现和建议，其随后用作IEEE标准1149.1和其后续版本的基础。通过这种标准和这些发展，许多当代的IC包含一定程度的嵌入电路系统和输入/输出接口以有助于测试。根据1149.1，由于其起源还被称作JTAG，IC上包含四个或五个引脚，每个引脚对应于相应的专用测试存取端口(testaccessport；TAP)信号，以用于测试在IC抑或装配IC的PCB上的互连。具体来说，TAP信号可用于确定IC是否适当地运行，其是否连接到PCB，并且还用于通过观测IC引脚状态测得的电压来调试。可以在制造时实现测试，例如通过自动化测试设备(automatedtestingequipment；ATE)和现场后续测试(例如，装置已被出售或处于市场中之后)。在IEEE1149和它的.x子标准中指定额外细节。作为进一步背景，图1说明具有常规的JTAG架构的IC10的电气框图，且其进一步包含边界扫描，但特定设计可能包含JTAG而没有边界扫描。出于简化的目的，IC10示出为包含测试存取端口TAP控制器12以用于与TAP信号介接，并且与JTAG测试相关。IC10还包含功能性电路系统14，其有时被称作核心，它是除了JTAG测试之外，包含ALU、处理电路、逻辑、存储器和其类似者的IC10的各种电路功能的一般描述。IC10还包含多个I/O引脚(有时也被称为垫)P0到P15，其示出为处于装置周界周围的各种位置处。如下文表1所示，引脚P0到P4运载相应和已知的JTAGTAP相关信号。表1引脚JTAG信号功能P0TDO测试数据输出P1TRST测试复位P2TMS选择测试模式P3TCK测试时钟P4TDI测试数据输入如表1中指示，引脚P4允许输入JTAG测试数据，且引脚P0输出所述测试数据，而剩余引脚P1到P3提供相应信号到TAP控制器12。指令寄存器16存储当前JTAG指令，其通常指示相对于接收的信号作出操作(例如，限定应传递哪些数据寄存器信号)。旁路寄存器18是单独位寄存器，其允许TDI绕过单个串联连接的寄存器的边界扫描链，其通常包括一或多个触发器，在本文中被称作单元C0到C15，以便直接从输入传递到输出。ID寄存器20被用于存储IC10的ID代码和修订号，从而允许IC10连接到存储IC10的边界扫描配置信息的档案。除了JTAG相关引脚P0到P4，剩余IC引脚P5到P15中的每一个连接到相应边界扫描单元C5到C15，其中每个这种单元可能双向转移数据，首先能够经由单元将从其相应引脚接收的单元数据传递到功能性电路系统14，且其次沿单元C5到C15的链路。因此，在数据传输第一方式中，这种引脚表示IC10的双向I/O，与功能性电路系统14实现的预期操作结合，在此情况下单元是有效透明的。然而，在数据传输第二方式中(其同样与JTAG测试结合)，扫描单元C5到C15中的每一个连接到至少一个其它扫描单元，并且可操作以转移来自自身的数据到那一已连接单元，从而形成边界扫描链。出于JTAG目的，数据可以由相应引脚输入到每个单元，或由每个单元从功能性电路系统14中捕获，且随后这种数据可以连续沿从低编号到高编号单元方向的链转换，使得测试数据最终从最后一个这种单元C15输出为TDO信息。因此，以所述方式，可以评估来自功能性电路系统14的I/O连接和数据状态，以确认IC10的适当操作。扫描测试不限于使用JTAG的边界扫描。一些IC包含额外和非边界或内部单元链(寄存器)，其有时被称作stumps(或STUMPS-使用MISR(多输入签名寄存器)和平行SRSG(移位寄存器序列产生器)的自测试，self-testingusingMISRandparallelSRSG)。在那种情形下，数据遍及许多引脚被输入到IC，且随后分配到一或多个内部扫描链，其中再次执行一或多个实行循环，且随后结果被捕获到扫描链中且从装置被输出。为实现这种测试，通常输入测试数据可以涉及表示相当大的测试时间和其它资源的相对大的量，因此这种测试组可以减小并且输入到IC，随后解压缩为更大数据组以用于测试；此外，在测试实行循环之后，在输出对应结果数据之前压缩结果。这种方法具有多种益处，但其同样受到限制(例如，在具有相对低引脚数的IC中，因为减小的引脚数目同时限定可以输入到IC的测试数据或从IC输出的测试数据的量)。因此，已出现其它常规的方法来解决这些约束条件，但它们在测试时间方面通常仍然存在一些损失。此外，部分此等方法仅适合与必要的扫描输入数目非常高的情况，但那一要求可能不是许多现代IC的情形，或可能更好地解决IC和测试需求赋予的需求。并且，在常规方法中，特定联合测试行动组引脚有时被用于除JTAG数据或JTAGTAP控制外的目的。举例而言，在一个常规方法中，可以首先使用TMS引脚为tap控制器12的控制(以便将JTAG有限状态机(finitestatemachine；FSM)置入其16状态中的一个，即运行测试/空闲状态，其中FSM保持空闲，抑或在达到状态时，TMS引脚被释放，而随后执行扫描测试)。然而，在那一方法中，在测试完成之后，如果期望替代性测试，那么先前释放的TMS引脚不再可供用于控制TAP控制器FSM。替代地，在那一方法中，需要上电复位(power-on-reset；PoR)，其通常限定IC的至少一些功能性部分处于复位状态的时间，其例如可以由电阻器和电容器的RC常量限定。在任何情况下，在那一复位状态期间，IC功能性的至少部分不可操作用于输入/输出和其它操作，而替代地允许电源电压足够的时间，且装置的其余状态被恢复到已知启用状态。因此，用于每个这种释放TMS引脚后跟着测试和PoR的重复实例，对于每个连续PoR事件消耗宝贵的时间且因而增加整体测试时间。在现代装置中，PoR循环可能导致每PoR事件100ms的开销，因此TMS引脚的多个连续释放显著增加测试时间。作为替代方案，可以始终仅保留TMS引脚以提供对于TAP控制器的控制，但这种方法因此将TMS引脚从提供测试数据的候选项中排除，在此情况下，在不使用那一引脚时，在减小可输入IC的测试数据量方面，存在显著更高的开销。因此，常规的技术具有多种复杂度和缺点。
技术实现思路
在所描述实例中，集成电路包含功能性电路系统和测试电路系统。测试电路系统包含可在不同本文档来自技高网...

【技术保护点】
1.一种集成电路，其包括：功能性电路系统；测试电路系统，其包括可在多个不同状态中操作的状态机；引脚，其用于接收信号，其中所述状态机可操作以响应于所述信号的电平的变化而在状态之间转变；电路系统，其用于在第一时间段从所述引脚将处于第一电平的所述信号耦合到所述状态机，以使得所述状态机进入预定状态；电路系统，其用于在第二时间段使到所述状态机的所述信号维持在所述第一电平，以用于使所述状态机维持在所述预定状态；以及电路系统，其用于在所述第二时间段期间将所述引脚处接收的数据耦合到除所述状态机外的目的地电路，其中所述目的地电路可操作以使用来自所述引脚的数据执行多个连续扫描测试，而无需对所述功能性电路系统进行上电复位。

【技术特征摘要】
【国外来华专利技术】2016.04.29 US 15/143,4391.一种集成电路，其包括：功能性电路系统；测试电路系统，其包括可在多个不同状态中操作的状态机；引脚，其用于接收信号，其中所述状态机可操作以响应于所述信号的电平的变化而在状态之间转变；电路系统，其用于在第一时间段从所述引脚将处于第一电平的所述信号耦合到所述状态机，以使得所述状态机进入预定状态；电路系统，其用于在第二时间段使到所述状态机的所述信号维持在所述第一电平，以用于使所述状态机维持在所述预定状态；以及电路系统，其用于在所述第二时间段期间将所述引脚处接收的数据耦合到除所述状态机外的目的地电路，其中所述目的地电路可操作以使用来自所述引脚的数据执行多个连续扫描测试，而无需对所述功能性电路系统进行上电复位。2.根据权利要求1所述的集成电路，其中用于接收信号的所述引脚包括用于接收JTAGTMS引脚的引脚。3.根据权利要求1所述的集成电路，其中用于接收信号的所述引脚包括用于接收JTAGTRST引脚的引脚。4.根据权利要求1所述的集成电路，其中在所述第二时间段期间，所述引脚处的所述数据包括测试数据。5.根据权利要求4所述的集成电路，其进一步包括扫描链，所述扫描链包括多个寄存器，其中所述多个寄存器中的每个寄存器被连接到所述集成电路上的相应引脚，且其中在所述第二时间段期间，所述目的地包括除所述扫描链外的测试电路系统。6.根据权利要求1所述的集成电路，其中所述多个连续扫描测试中的每个扫描选自由以下组成的群组：PBIST、DC参数测试、快闪测试、eFuse测试以及边界扫描测试。7.根据权利要求1所述的集成电路，其中用于耦合所述信号的所述电路系统和用于维持所述信号的所述电路系统响应于扫描启用信号。8.根据权利要求1所述的集成电路，其中用于耦合所述信号的所述电路系统和用于维持所述信号的所述电路系统响应于通道掩模载入启用信号。9.根据权利要求1所述的集成电路，其中用于耦合所述信号的所述电路系统和用于维持所述信号的所述电路系统响应于扫描启用信号和通道掩模载...

【专利技术属性】
技术研发人员：M·S·卡沃萨，R·米塔尔，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US