一种栅极驱动电路制造技术

本发明专利技术公开了一种栅极驱动电路，包括：第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；电压采样端口，所述电压采样端口与所述第一晶体管的源级及负载相连；以及第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地。

A Gate Driving Circuit

The invention discloses a gate driving circuit, which includes: a first input port, a first input port receiving a first control signal and controlling the voltage at the first output port, a first output port connected to the gate of the first transistor, a drain of the first transistor connected to the power supply, and a voltage sampling port, the voltage sampling port and the first transistor's voltage sampling port. The source stage is connected with the load; and the third transistor, the fourth transistor, the fifth transistor and the sixth transistor, in which the drain poles of the third transistor and the fourth transistor are respectively connected with the power supply; the source stage of the third transistor is connected with the positive pole of the first diode; the source stage of the fourth transistor is connected with the positive pole of the second diode; and the negative pole of the first diode is connected with the one end and the first The positive poles of the three diodes are connected, the negative poles of the second diode are connected with the negative poles of the third diode, the first output port and the drain poles of the sixth transistor, and the source poles of the fifth and sixth transistors are grounded respectively.

【技术实现步骤摘要】
一种栅极驱动电路
本专利技术涉及集成电路
，具体而言，本专利技术涉及一种新型的栅极驱动电路。
技术介绍
在低压驱动应用中，通常使用MOSFET(金属氧化物半导体场效应晶体管)作为功率转换器件。可以使用专用的驱动电路对MOSFET进行驱动。由于MOSFET的栅极-源级之间存在寄生电容，因此MOSFET的开和关的过程是对电容进行充放电的过程。MOSFET栅极驱动电路的基本要求包括能够向栅极施加明显高于阈值电压的电压，并且具有为寄生电容完全充电的驱动能力。
技术实现思路
本专利技术提出了一种新型的栅极驱动电路，通过提高N型功率管栅极与源极之间电压，使功率管良好导通的方法。根据本专利技术的一个实施例，提供一种栅极驱动电路，包括：第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；电压采样端口，所述电压采样端口与所述第一晶体管的源级及负载相连；以及第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地。在本专利技术的一个实施例中，该栅极驱动电路还包括第二输入端口，所述第二输入端口接收第二控制信号，并控制第二输出端口处的电压，所述第二输出端口与第二晶体管的栅极相连，所述第二晶体管的源极接地，漏极与所述负载、所述电压采样端口及所述第一晶体管的源级相连。在本专利技术的一个实施例中，所述第三晶体管、第四晶体管及第六晶体管的栅极受到第三控制信号的控制，所述第三控制信号是第一控制信号的反相信号。在本专利技术的一个实施例中，所述栅极驱动电路还包括第一电阻、第二电阻，所述电容的另一端与第一电阻的一端、第二电阻的一端相连，第一电阻的另一端与所述电压采样端口相连，第二电阻的另一端与第五晶体管的漏极相连。在本专利技术的一个实施例中，所述第五晶体管受到第四控制信号的控制，所述第四控制信号是振荡高低电平变化信号。在本专利技术的一个实施例中，所述第四控制信号周期性开启第五晶体管，所述第一输出端口与所述电压采样端口之间的电压为：Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)-VD4F其中Vin是电源电压，VM3是第三晶体管的导通压降，VD2F是第一二极管的正向导通压降，Vs是电压采样端口处的电压，R2是第二电阻的阻值，VM5是第五晶体管的导通压降，R1是第一电阻的阻值，VD4F是第三二极管的正向导通压降。在本专利技术的一个实施例中，所述第一输出端口与所述电压采样端口之间的电压大于第一晶体管的阈值电压。在本专利技术的一个实施例中，所述第一电阻、第二电阻的阻值均可调。在本专利技术的一个实施例中，所述第四控制信号为方波信号，对C3电容保持充电。在本专利技术的一个实施例中，所述第一晶体管是N型功率管。在本专利技术的一个实施例中，所述第三晶体管和第四晶体管是第一类型晶体管，所述第五晶体管和第六晶体管是第二类型晶体管。在本专利技术的一个实施例中，所述第三晶体管和第四晶体管是PMOS晶体管，所述第五晶体管和第六晶体管是NMOS晶体管；或，所述第三晶体管和第四晶体管是NMOS晶体管，所述第五晶体管和第六晶体管是PMOS晶体管。附图说明为了进一步阐明本专利技术的各实施例的以上和其它优点和特征，将参考附图来呈现本专利技术的各实施例的更具体的描述。可以理解，这些附图只描绘本专利技术的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。图1示出一种自举栅极驱动电路100的示意图。图2A示出根据本专利技术的一个实施例的栅极驱动电路200的示意图。图2B示出根据本专利技术的一个实施例的图2A所示控制芯片210内部电路的功能框图。图2C示出根据本专利技术的一个实施例的栅极驱动电路的示意图。图2D示出根据本专利技术的一个实施例的图2C所示控制芯片内部电路的功能框图。图3示出根据本专利技术的一个实施例的功率管M1的驱动电路300的示意图。图4A示出根据本专利技术的一个实施例的栅极驱动电路400的示意图。图4B示出根据本专利技术的一个实施例的图4A所示控制芯片410内部电路的功能框图。图4C示出根据本专利技术的一个实施例的栅极驱动电路的示意图。图4D示出根据本专利技术的一个实施例的图4C所示控制芯片内部电路的功能框图。具体实施方式在以下的描述中，参考各实施例对本专利技术进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本专利技术的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本专利技术的实施例的全面理解。然而，本专利技术可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本专利技术的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。图1示出一种自举栅极驱动电路100的示意图。如图1所示，控制芯片110包括多个端口。Vin是外置电源，用于给负载120供电。负载120可以是电阻型，电感型，电容型，或者是几种的混合型。VCC是电源电压，与控制芯片110的端口141相连。GND是接地。电容C1是VCC与GND之间的滤波电容。二极管D1是充电二极管。电容C2是自举电容。控制芯片110的端口HIN是输入端口，控制输出端口HO的电压，进而控制功率管M1的导通。控制芯片110的端口LIN是输入端口，控制输出端口LO的电压，进而控制功率管M2的导通。功率管M1和功率管M2都是N型功率管，功率管M1的漏极接外置电源Vin，功率管M2的源极接GND。功率管M1的源极和功率管M2的漏极与负载120、自举电容C2下极板及Vs相连。Vs是电压采样端口，用于将功率管M1的源极电压引入控制芯片。自举电容C2上极板连接至充电二极管D1的负极和VB端，VB是驱动电源端口。自举栅极驱动电路100的电路工作原理如下：输入端口HIN和LIN分别控制功率管M1和功率管M2的导通和关断。这里“H”电平是指高电压，“L”电平是指低电压。输入端口HIN为“H”电平，功率管M1导通；输入端口HIN为“L”电平，功率管M1关断；输入端口LIN为“H”电平，功率管M2导通，输入端口LIN为“L”电平，功率管M2关断。电路中严禁出现输入端口HIN和LIN同时为“H”电平的情况出现，允许输入端口HIN和LIN同时为“L”电平。正常工作情况下，输入端口HIN为“H”电平，输入端口LIN为“L”电平，或者输入端口HIN为“L”电平，输入端口LIN为“H”电平，功率管M1和功率管M2交替导通和关断。因为功率管M2的源极是GND，因此功率管M2不需要自举栅极驱动技术。输出端口LO的电压等于VCC电压，功率管M2就导通；输出端口LO的电压等于本文档来自技高网...

【技术保护点】
1.一种栅极驱动电路，包括：第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；电压采样端口，所述第一晶体管的源级及负载连接至所述电压采样端口；以及第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地。

【技术特征摘要】
1.一种栅极驱动电路，包括：第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；电压采样端口，所述第一晶体管的源级及负载连接至所述电压采样端口；以及第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地。2.如权利要求1所述的栅极驱动电路，其特征在于，还包括第二输入端口，所述第二输入端口接收第二控制信号，并控制第二输出端口处的电压，所述第二输出端口与第二晶体管的栅极相连，所述第二晶体管的源极接地，漏极与所述负载、所述电压采样端口及所述第一晶体管的源级相连。3.如权利要求1所述的栅极驱动电路，其特征在于，所述第三晶体管、第四晶体管及第六晶体管的栅极受到第三控制信号的控制，所述第三控制信号是第一控制信号的反相信号。4.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第一电阻、第二电阻，所述电容的另一端与第一电阻的一端、第二电阻的一端相连，第一电阻的另一端与所述电压采样端口相连，第二电阻的另一端与第五晶体管的漏极相连。5.如权利要求4所述的栅极驱动电路，其特征在...

【专利技术属性】
技术研发人员：刘慧明，张进贺，
申请(专利权)人：华大半导体有限公司，
类型：发明
国别省市：上海,31