时钟同步电路和异步数据同步电路制造技术

技术编号:20053687 阅读:6 留言:0更新日期:2019-01-09 08:22
本公开涉及时钟同步电路和异步数据同步电路。在一个实施例中,时钟同步电路包括:相位比较器,包括具有被配置成接收数据信号的第一输入的第一电路;以及第二电路。第一电路被配置成检测数据信号的边沿。第二电路包括时钟发生器,该时钟发生器被配置成生成具有可调频率的时钟信号,其中相位比较器被配置成在检测到数据信号的边沿之后将数据信号的边沿与时钟信号的边沿进行比较,并且其中第二电路被配置成根据相位比较器的输出信号来修改钟信号的频率。本实用新型专利技术的电路能够在消耗很少能量的情况下快速实现时钟同步。

【技术实现步骤摘要】
时钟同步电路和异步数据同步电路
本申请总体上涉及电子电路,并且在特定实施例中涉及时钟同步设备。
技术介绍
二进制数据可以经由同步或异步传输由发送系统发射到接收系统。当传输为同步时,数据信号和对应的时钟信号被发射到接收系统。当仅发射数据信号时,传输被称为是异步的。在异步传输的情况下,需要还原(即,恢复)对应于数据信号的时钟信号,以便能够恢复由发送系统发送的确切数据。然而,提供使得可以快速获得对应于数据信号的频率并且同时消耗很少的能量的用于同步时钟信号的设备是困难的。
技术实现思路
为解决上述问题,本技术提供了时钟同步电路和异步数据同步电路。一些实施例涉及二进制数据的传输,并且更特别地涉及由接收系统对时钟信号与数据信号进行的同步。在一些实施例中,发射机生成数据信号,接收机接收由发射机异步发射的数据信号,并且接收机通过使用时钟同步电路来恢复与数据信号相关联的时钟。一个实施例提供了一种时钟同步电路,包括:第一电路,适合于检测数据信号的上升沿和/或下降沿;具有可调频率的时钟信号的发生器;相位比较器,适合于在检测到数据信号的边沿之后将数据信号的边沿与时钟信号的边沿进行比较;以及第二电路,适合于根据来自相位比较器的输出信号来修改时钟信号的频率。根据一个实施例,第一电路是第一触发器,该第一触发器具有连接到高压轨的数据输入、以及连接到数据信号线的时钟输入。根据一个实施例,相位比较器包括第二触发器和第三触发器,第二触发器和第三触发器中的每个触发器的数据输入连接到第一电路的输出,第二触发器的时钟输入连接到延迟具有可调频率的时钟信号的电路的输出,第三触发器的时钟输入被连接到同样延迟数据信号的电路的输出,第二触发器和第三触发器的输出被连接到第二电路。根据一个实施例,相位比较器包括与(AND)门,该与门具有连接到第二触发器和第三触发器的输出的输入。该与门还具有连接到用于重置第二触发器和第三触发器以及第一电路的输入的输出。根据一个实施例,经延迟的信号被延迟在数据速率的2%与50%之间的持续时间。根据一个实施例,第一电路适合于检测数据信号的上升沿。在其他的一些实施例中,第一电路适合于检测数据信号的下降沿。一个实施例提供了一种电子设备,包括:用于发射数据的电路;以及用于接收数据的包括时钟同步电路的电路。本技术的实施例能够在消耗很少能量的情况下快速实现时钟同步。附图说明在参考附图以非限制性方式给出的具体实施例的以下描述中将详细地公开这些特征和优点以及其他特征和优点,在附图中:图1是锁相环的框图;图2示意性地示出了霍格(Hogge)检测器;图3是图示了图2的检测器的操作的时序图;图4示意性地示出了相位比较器的一个实施例;以及图5A和图5B是示出了包括图4的相位比较器的锁定环的操作的时序图。具体实施方式相同的元件在各个附图中由相同的附图标记指定,而且,各个图不是按比例绘制的。为了清楚起见,仅示出并且详述了对于理解所描述的实施例有用的元件。特别地,除相位比较器之外,没有详细描述锁相环的其他元件的操作。除非另外指明,否则表述“大约”表示在10%内,优选地在5%内。信号值0和1分别对应于电压的低电平和电压的高电平。图1示意性地示出了一个锁相环(PLL)示例,该锁相环(PLL)示例允许接收系统将由是PLL的一部分的频率控制振荡器生成的时钟信号CLK与数据信号DATA同步。维基百科网站上的文章“锁相环”中描述了这种电路的一个示例。该PLL包括相位比较器2(PFD用于“相位频率检测器”)。比较器2接收数据信号DATA和分频时钟信号CLK-div。相位比较器2提供表示数据信号DATA与时钟信号CLK-div之间的相位差的两个信号UP和DN。例如,当信号UP取值1的持续时间长于信号DN取值1的持续时间时,比较器2检测到正相位差,并且当信号DN取值1的持续时间长于信号UP取值1的持续时间时,比较器2检测到负相位差。信号UP和DN控制电荷泵(CP)转换器4。转换器的输出电压根据信号UP和信号DN而变化,即根据数据信号DATA与时钟信号CLK-div之间的相位差而变化。更确切地,来自转换器4的输出信号是电压,当信号UP处于1时该电压的值增加,而当信号DN处于1时该电压的值减小。转换器4的输出被连接到低通滤波器6,使得可以稳定该系统并且过滤存在于来自转换器4的输出信号上的噪声。低通滤波器6的输出VCNTR被施加到压控振荡器(VCO)8的命令输入。振荡器8提供形成时钟信号CLK的周期信号,时钟信号CLK的频率根据振荡器8的输入信号VCNTR而变化。振荡器的输出通过分频器10(/N)而连接到相位比较器2。分频器10将时钟信号CLK的频率除以大于或等于1的整数N,以便产生相位比较器2的输入时钟信号CLK-div。如果信号UP和DN相同,则系统是同步的,并且转换器4的输出电压和时钟信号CLK的频率不变。因此,频率CLK朝向与数据信号的频率相对应的频率收敛。图2示意性地示出了用作相位比较器2(PFD)的霍格检测器。该检测器包括两个D触发器12和14,每个D触发器具有数据输入D、时钟输入和输出Q,输出Q在时钟信号的每个上升沿处取输入D的值。触发器12在其输入D上接收数据信号DATA,并且在其输入上接收信号CLK-div。触发器14在其输入D上接收来自触发器12的输出信号B,并且在其输入上接收信号CLK-div的反向(inverse)信号。因此,触发器14的输出Q在时钟信号CLK-div的每个下降沿处取输入D的值。检测器还包括两个异或门16和18。门16的输入分别连接到触发器12的输入D和输出Q。门16的输出形成信号UP。门18的输入分别连接到触发器14的输出和触发器12的输出。来自门18的输出信号形成信号DN。图3图示了结合图2描述的霍格检测器的操作的时序图。时序图示出了:数据信号DATA、时钟信号CLK-div、来自触发器12的输出信号B、来自触发器14的输出信号A、以及来自相位比较器的输出信号UP和DN。时序图示出了按照时间顺序参考标记为t1-t10的十个值得注意的时间。如果数据信号DATA对应于值110100,则信号DATA在时间t1与t4之间以及时间t6与t8之间取值1,并且在这些间隔之外取值0。举例来说,考虑其中信号CLK-div的频率最初小于与数据信号DATA相对应的时钟信号的频率的情况。在时间t2与t3之间、时间t4与t5之间、时间t6与t7之间、时间t8与t9之间以及t10之后,信号CLK-div具有值0。在这些间隔之外,信号CLK-div具有值1。信号B是来自触发器12的输出信号。如果信号DATA在时间t1之前的信号CLK-div的上升沿的时刻处具有值0,则信号B具有值0直到时间t3,时间t3对应于信号CLK-div的第一个上升沿。在时间t3处,信号CLK-div具有上升沿并且信号DATA处于1,并且信号B因此取值1。在时间t5处,信号CLK-div具有上升沿并且信号DATA处于0,并且信号B因此取值0。由于同样的原因,信号B在时间t7处取值1,并且在时间t9处取值0。信号A是来自触发器14的输出信号。如果信号B在时间t1之前的信号CLK-div的下降沿(未示出)的时刻处具有值0,则信号A具有值0直到时间t4。在时间t4处,信号B具有值本文档来自技高网...

【技术保护点】
1.一种时钟同步电路,其特征在于,包括:相位比较器,包括具有被配置成接收数据信号的第一输入的第一电路,所述第一电路被配置成检测所述数据信号的边沿;以及第二电路,包括时钟发生器,所述时钟发生器被配置成生成具有可调频率的时钟信号,其中所述相位比较器被配置成在检测到所述数据信号的边沿之后将所述数据信号的边沿与所述时钟信号的边沿进行比较,并且其中所述第二电路被配置成根据所述相位比较器的输出信号来修改所述时钟信号的频率。

【技术特征摘要】
2017.06.23 FR 17557831.一种时钟同步电路,其特征在于,包括:相位比较器,包括具有被配置成接收数据信号的第一输入的第一电路,所述第一电路被配置成检测所述数据信号的边沿;以及第二电路,包括时钟发生器,所述时钟发生器被配置成生成具有可调频率的时钟信号,其中所述相位比较器被配置成在检测到所述数据信号的边沿之后将所述数据信号的边沿与所述时钟信号的边沿进行比较,并且其中所述第二电路被配置成根据所述相位比较器的输出信号来修改所述时钟信号的频率。2.根据权利要求1所述的时钟同步电路,其特征在于,所述数据信号的所述边沿包括下降沿。3.根据权利要求1所述的时钟同步电路,其特征在于,所述第一电路包括第一触发器,所述第一触发器具有耦合到高压轨的数据输入和耦合到数据信号线的时钟输入。4.根据权利要求1所述的时钟同步电路,其特征在于,还包括:第一延迟电路,具有耦合到所述时钟发生器的输出的输入;以及第二延迟电路,具有耦合到所述第一电路的所述第一输入的输入,其中所述相位比较器包括具有数据输入和时钟输入的第二触发器、以及具有数据输入和时钟输入的第三触发器,其中所述第二触发器和所述第三触发器中的每个触发器的所述数据输入耦合到所述第一电路的输出,其中所述第二触发器的所述时钟输入耦合到所述第一延迟电路的输出,其中所述第三触发器的所述时钟输入耦合到所述第二延迟电路的输出,并且其中所述第二触发器和所述第三触发器的输出耦合到所述第二电路。5.根据权利要求4所述的时钟同步电路,其特征在于,所述相位比较器包括与门,所述与门具有耦合到所述第二触发器和所述第三触发器的输出的输入、以及耦合到所述第二触发器和所述第三触发器的重置输入的输出,所述与门的输出还耦合到所述第一电路。6.根据权利要求4所述的时钟同步电路,其特...

【专利技术属性】
技术研发人员:E·塞萨
申请(专利权)人:意法半导体格勒诺布尔二公司
类型:新型
国别省市:法国,FR

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