基于FPGA的超声检测数据存储模块及FPGA电路制造技术

本发明专利技术涉及一种基于FPGA的超声检测数据存储模块及FPGA电路，包括主模块、存储模块、写地址模块和读地址模块。主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑。存储模块采用一个存储器的分段管理，通过写入、归零和复写，所以避免了用多个存储器实现相同方案时彼此之间的切换。并且通过报警标志的引入，通知检测人员采取相关措施，避免了数据溢出时带来的数据丢失或者信号丢失等问题。根据超声检测应用较通用的使用需求设计模块接口信号、标志信号和报警信号，简化用户的二次开发过程。

【技术实现步骤摘要】
基于FPGA的超声检测数据存储模块及FPGA电路
本专利技术涉及超声检测领域，尤其涉及一种基于FPGA的超声检测数据存储模块及FPGA电路。
技术介绍
目前基于FPGA的数据缓存方法有一种基于异步双FIFO实现，这种方法应用在超声检测领域，可以提高系统的重复频率。具体应用时需要较复杂的逻辑设计使控制信号、数据输入输出信号在两个存储器之间进行切换，增加了二次开发难度，在高频应用时，对时序要求较高；该方法的信号接口基于标准的FIFO信号接口，应用在超声检测时需根据项目需求订制外围逻辑。但是并未提出的方法数据溢出时的策略。另一种基于乒乓操作结构控制数据缓存的缓存系统，也能有效提高超声检测应用的重复频率，但超声检测应用时，其逻辑设计更为复杂。
技术实现思路
本专利技术的目的，是根据超声检测应用中特有的猝发数据产生方式，在FPGA内部开辟一个块状存储空间，并对其进行分段管理，从而减少外设读取存储器过程中延时的影响，提高系统的重复频率。一方面，一种基于FPGA的超声检测数据分段存储模块，包括：主模块、存储模块、写地址模块和读地址模块。其中，主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑。存储模块，为一个双端口随机存取存储器RAM，用于写地址模块写入数据和读地址模块输出数据。写地址模块，用于在每个外触发信号有效时，产生写地址，进而在写时钟同步下将数据写入存储模块。读地址模块，用于接收外设的读信号，产生读地址，进而在读时钟同步下从存储模块中输出数据。优选地，写地址模块产生的写地址个数设定为N。存储模块总长度设定为M，M为偶数，M/2为N的整数倍。当写地址超过存储模块总长度M时，写地址归零。优选地，读地址模块接收外设的读信号，每次产生M/2个读地址，当读地址的长度大于M时，读地址归零。优选地，可读标志为两个，由主模块实现数字逻辑如下：当存储模块的写入数据的地址总长度达到M/2-1时，第一可读标志有效，当存储模块的读出数据的地址总长度达到M/2-1时，第一可读标志复位，产生报警标志复位信号作用于报警标志。当存储模块的写入数据的地址总长度达到M-1时，第二可读标志有效，写地址复位归零，当存储模块的读出数据的地址总长度达到M-1时，第二可读标志复位，产生报警标志复位信号作用于报警标志。当第一可读标志有效，且存储模块的写入数据的地址总长度小于M/2-1时，报警标志有效。当第二可读标志有效，且存储模块的写入数据的地址总长度大于M/2-1时，报警标志有效。另一方面、一种FPGA电路，包括上述超声检测数据分段存储模块，以及与其连接的A/D接口模块和PCI-DMA接口模块。附图说明为了更清楚说明本专利技术实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为一种基于FPGA的超声检测数据分段存储模块的系统框图；图2为一种基于FPGA的超声检测数据分段存储模块的写时序图；图3为一种基于FPGA的超声检测数据分段存储模块的读时序图；图4为一种基于FPGA的超声检测数据分段存储模块的报警标志时序图；图5为一种FPGA电路的实施例框图；图6为基于FPGA的超声检测数据存储模块及FPGA电路的超声检测系统框图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。为便于对本专利技术实施例的理解，下面将结合附图以具体实施例做进一步的解释说明。图1为一种基于FPGA的超声检测数据分段存储模块的系统框图，如图1所示，包括主模块、存储模块、写地址模块和读地址模块。具体地，基于FPGA的超声检测数据分段存储模块的主要端口说明如表1所示。表1基于FPGA的超声检测数据分段存储模块主要端口说明主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑。存储模块，为一个总长度为M的双端口随机存取存储器RAM，用于写地址模块写入数据和读地址模块输出数据。写地址模块，用于在每个外触发信号有效时，产生N个写地址，如图2一种基于FPGA的超声检测数据分段存储模块的写时序图所示，在写时钟同步下将数据写入存储模块，当写地址超过存储模块总长度M时，写地址归零。读地址模块，用于接收外设的读信号，产生M/2个读地址，如图3一种基于FPGA的超声检测数据分段存储模块的读时序图所示，在读时钟同步下从存储模块中输出数据，当读地址的长度大于M时，读地址归零。优选地、存储模块总长度M为偶数，M/2为写地址个数N的整数倍。优选地，可读标志包括第一可读标志和第二可读标志，由主模块实现数字逻辑如下：当存储模块的写入数据的地址总长度达到M/2-1时，第一可读标志有效，当存储模块的读出数据的地址总长度达到M/2-1时，第一可读标志复位，产生复位信号作用于报警标志。当存储模块的写入数据的地址总长度达到M-1时，第二可读标志有效，写地址复位归零，当存储模块的读出数据的地址总长度达到M-1时，第二可读标志复位，产生复位信号作用于报警标志。当第一可读标志有效，且存储模块的写入数据的地址总长度小于M/2-1时，报警标志有效。当第二可读标志有效，且存储模块的写入数据的地址总长度大于M/2-1时，报警标志有效。上述基于FPGA的超声检测数据分段存储模块的报警标志时序图如图4所示。具体地，在实施例一中，初始状态下，分段存储模块的写地址和读地址都处于零位置，当外部重复周期触发信号prf来到时，触发分段存储模块的写地址模块，从外部写入N个数据，写地址递增到N，下个重复周期触发信号prf来到时，再次触发分段存储模块的写地址模块，从外部写入N个数据，写地址递增到2N，若干个重复周期后，写地址M/2-1写入完成，此时第一可读标志label1被置为有效，通知用户可以读取分段存储模块的前M/2个数据，当下个重复周期触发信号prf来到时，分段存储模块的写地址模块从外部写入N个数据按顺序存储到M/2到M/2+N-1的地址中，若干个重复周期之后，分段存储模块的写地址M-1写入完成，此时第二可读标志label2被置为有效，通知用户可以读取分段存储模块的后M/2个数据，并且写地址被复位到零，下一个重复周期来到时，如果第一可读标志label1仍然有效，也就是用户仍未将前M/2个数据读走，则报警标志error被置为有效，通知用户有数据溢出，需要进行处理，如果此时第一可读标志label1已被复位，即用户已经读走前M/2个数据，则写入的N个数据被存入地址为0到N-1的存储区域内，若干个重复周期以后，写地址M/2-1写入完成，此时第一可读标志label1再次被置为有效，通知用户前M/2个数据可读，下一个重复周期来到时，如果第二可读标志label2仍然有效，则报警标志error被置为有效，通知用户有数据溢出，需要进行处理，如果此时第二可读标志label2已被复位，则写入的N个本文档来自技高网...

【技术保护点】
1.一种基于FPGA的超声检测数据分段存储模块，其特征在于，包括：主模块、存储模块、写地址模块和读地址模块；其中，主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑；存储模块，为一个双端口随机存取存储器RAM，用于所述写地址模块写入数据和所述读地址模块输出数据；写地址模块，用于在每个外触发信号有效时，产生写地址，进而在写时钟同步下将数据写入存储模块；读地址模块，用于接收外设的读信号，产生读地址，进而在读时钟同步下从存储模块中输出数据。

【技术特征摘要】
1.一种基于FPGA的超声检测数据分段存储模块，其特征在于，包括：主模块、存储模块、写地址模块和读地址模块；其中，主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑；存储模块，为一个双端口随机存取存储器RAM，用于所述写地址模块写入数据和所述读地址模块输出数据；写地址模块，用于在每个外触发信号有效时，产生写地址，进而在写时钟同步下将数据写入存储模块；读地址模块，用于接收外设的读信号，产生读地址，进而在读时钟同步下从存储模块中输出数据。2.根据权利要求1所述的超声检测数据分段存储模块，其特征在于，所述写地址模块产生的写地址个数设定为N；所述存储模块总长度设定为M，所述M为偶数，M/2为N的整数倍；当写地址超过存储模块总长度M时，所述写地址归零。3.根据权利要求2所述的超声检测数据分段存储模块，其特征在于，所述读地址模块接收外设的读信号，每次产生M/2个读地址，当读地...

【专利技术属性】
技术研发人员：冷涛，廉国选，毛捷，安志武，宋波，陈秋颖，张逸君，王冲，王坤，吴玉俊，
申请(专利权)人：中国科学院声学研究所，
类型：发明
国别省市：北京,11