一种带加抖机制的小数分频实现方法技术

本发明专利技术公开的是一种带加抖机制的小数分频实现方法，属于无线电通信、集成电路，将输入的24bit代表任意小数分频比的小数分频参数，加上基于线性反馈移位寄存器(LFSR)原理的伪随机加抖信号，通过MASH 1‑1‑1 delta‑sigmal调制器产生3bit的分频调整参数，调整瞬时分频系数，使在一段时间内的均值分频比为所需的小数，本发明专利技术具有成本低，调试简单，可以调整瞬时分频系数，可以获得任意小的频率间隔以及可以实现高频率分辨力的频率合成等技术特点。

A Decimal Frequency Division Method with Chattering Mechanism

The invention discloses a decimal frequency division method with dithering mechanism, which belongs to radio communication and integrated circuits. The input 24 bits represent decimal frequency division parameters of arbitrary decimal frequency division ratio, and the pseudo-random dithering signal based on the principle of linear feedback shift register (LFSR) generates 3 bits frequency division adjustment parameters through MASH 1_1 delta_sigmal modulator to adjust instantaneous frequency division adjustment parameters. The frequency dividing coefficient makes the average frequency dividing ratio of a period of time decimal. The invention has the technical characteristics of low cost, simple debugging, adjustable instantaneous frequency coefficient, arbitrary small frequency interval and frequency synthesis for realizing high frequency resolution.

【技术实现步骤摘要】
一种带加抖机制的小数分频实现方法
本专利技术涉及一种小数分频实现方法，更具体一点说，涉及一种带加抖机制的小数分频实现方法，属于无线通信、集成电路领域。
技术介绍
在现有技术中，频率合成一般分为两种：一种是直接频率合成器(DFS)，另一种是间接频率合成器，其又可分为单环频率合成(NFS)、多环频率合成(MNFS)和小数分频频率合成(FNFS)。直接频率合成器(DFS)使用全模拟实现，虽有较高的换频速度，但随着频率间隔的降低，元器件数目激增，体积增大，成本大大增加，且产生许多难易预料的组合频率，频谱纯度低。单环频率合成(NFS)虽然集成度高、体积小巧，但其在频谱纯度、换频速度和频率间隔等指标上存在巨大的矛盾，而多环频率合成(MNFS)实际上是DFS和NFS的折中。传统的小数分频频率合成器(FNFS)通过累加器的进位，控制前置双模分频器在N和N+1两个分频数之间转换，通过环路的低通滤波作用，使VCO锁定在参考频率的分数谐波上，由于锁相环使VCO的频率在N*Fref和(N+1)*Fref之间跳变,这就会引起VCO输出信号的相位调制。通常采用API(模拟相位内插)技术来消除这种寄生的相位调制以提高小数分频锁相环输出信号的频谱纯度，但是由于该方法要求使用较多的模拟器件，内插电路结构复杂，成本高,调试困难，因而影响了它的广泛应用。
技术实现思路
为了解决上述现有技术问题，本专利技术提供具有车成本低，调试简单，可以调整瞬时分频系数，可以获得任意小的频率间隔以及可以实现高频率分辨力的频率合成等技术特点的一种带加抖机制的小数分频实现方法。为了实现上述目的，本专利技术是通过以下技术方案实现的：一种带加抖机制的小数分频实现方法，该方法包括如下步骤：步骤1)：通过基于18bit线性反馈移位寄存器原理的伪随机信号发生器产生18bit伪随机信号，再将该伪随机信号送入一阶delta-sigmal调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出1bit的加抖信号，所述一阶delta-sigmal调制器由18bit累加器构成；步骤2)：将1bit的加抖信号送入一个高通滤波器中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声；步骤3)：将步骤2)处理后的1bit的加抖信号送入到MASH1-1-1结构的delta-sigmal调制器中，生成3bit的分频调整参数；步骤4)：将步骤3)获得的3bit的分频调整参数与可配置的12bit的整数分频数系数相加，调整瞬时分频系数以使输出的分频系数为带加抖机制的小数分频频系数。作为一种改进，所述伪随机信号发生器包括n个寄存器，且n个寄存器初始值不同时为零，所述18bit伪随机信号由D0-Dn-1的信号组成，所述D0为低位信号，所述Dn-1为经n个寄存器延时n拍后的信号。作为一种改进，所述MASH1-1-1结构的delta-sigmal调制器由3个24bit的一阶delta-sigmal调制器级联，所述3个24bit的一阶delta-sigmal调制器连接有噪声抵消电路，所述噪声抵消电路抵消前两级的量化噪声以实现将加抖的小数分频参数转换成3bit的分频调整参数。作为一种改进，所述24bit的一阶delta-sigmal调制器通过将输入的24bit小数分频参数与反馈的量化参数不断累加，并以25bit累加器的最高bit作为量化输出。作为一种改进，所述噪声抵消电路的输入端包括Q0[n]、Q1[n]、Q2[n]，所述Q0[n]、Q1[n]、Q2[n]分别为三个一阶delta-sigmal调制器的量化输出，所述Q0[n]经噪声抵消电路转换输出Q0[n-1]、Q0[n-2]，所述Q1[n]经噪声抵消电路转换输出Q1[n-1]、Q1[n-2]，所述Q2[n]经噪声抵消电路转换输出Q2[n-1]、Q2[n-2]，由Q0[n]、Q1[n]的转换输出以及Q2[n]计算获得噪声抵消电路输出结果y[n]。作为一种改进，所述噪声抵消电路计算公式：y[n]＝Q0[n-2]+Q1[n-1]-Q1[n-2]+Q2[n]-2*Q2[n-1]+Q2[n-2]。有益效果：将输入的18bit代表任意小数分频比的小数分频参数，加上基于线性反馈移位寄存器(LFSR)原理的伪随机加抖信号，通过MASH1-1-1delta-sigmal调制器产生3bit的分频调整参数，调整瞬时分频系数，使在一段时间内的均值分频比为所需的小数，通过使分频比变为小数，可获得任意小的频率间隔，实现高频率分辨力的频率合成；成本低、调试容易；附图说明图1是本专利技术原理流程示意图。图2是本专利技术伪随机信号量化噪声整形原理流程图。图3是本专利技术实施1中伪随机信号发生器实现结构示意图。图4是本专利技术18bit累加器构成的一阶delta-sigmal原理图。图5是本专利技术MASH1-1-1结构的一阶delta-sigmal调制器原理图。图6是本专利技术24bit一阶delta-sigmal调制器原理图。图7是本专利技术噪声抵消电路原理图。图8是本专利技术加抖与不加抖的输出信号能量谱分布对比图。具体实施方式以下结合说明书附图，对本专利技术作进一步说明，但本专利技术并不局限于以下实施例。实施例1如图1-8所示为本专利技术的一种具体实施例，该实施例一种带加抖机制的小数分频实现方法，该方法包括如下步骤：步骤1)：通过基于18bit线性反馈移位寄存器(LFSR)原理的伪随机信号发生器产生18bit伪随机信号，再将该伪随机信号送入一阶delta-sigmal调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出1bit的加抖信号，所述一阶delta-sigmal调制器由18bit累加器构成，该一阶delta-sigmal调制器实现结构如图4所示，其作用是对18bit的伪随机信号进行噪声整形，降低低频噪声，同时将加抖信号转成1bit，对小数分频参数信号进行低位加抖，在降低系统噪声的同时不影响分频调整系数的精度，加抖与不加抖的输出信号能量谱分布对比如图8所示；所述伪随机信号发生器包括n个寄存器，如图3所示为伪随机信号发生器实现结构示意图，其中，Dn-1为经n个寄存器延时n拍后的信号，Hn-2为基于LFSR(18bit线性反馈移位寄存器)加抖控制参数H的第n-2bit的值(以0开始),xor表示输出为两个输入信号的异或,n个寄存器初始值不同时为零，所述18bit伪随机信号由D0-Dn-1的信号组成，所述D0为低位信号，所述Dn-1为经n个寄存器延时n拍后的信号，其中，开关由加抖控制参数H的对应bit值控制，若控制信号值为0，则开关输出值为0；否则，开关输出值为Dn-1，其数学表达式如下所示：步骤2)：将1bit的加抖信号送入一个高通滤波器(HPF)中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声，加抖信号会在一定程度上恶化噪声性能，通过对加抖信号通过一个高通的滤波器能滤波其低频部分的信号能量，对噪声能量分布进行整形；步骤3)：将步骤2)处理后的1bit的加抖信号送入到MASH1-1-1结构的delta-sigmal调制器中，生成3bit的分频调整参数F，如图5所示，所述MASH1-1-1结构的delta-sigmal调制器由3个24bit的一阶delta-sigmal调制器级联，所述3个24bit的一阶delta-si本文档来自技高网...

【技术保护点】
1.一种带加抖机制的小数分频实现方法，其特征在于该方法包括如下步骤：步骤1)：通过基于18bit线性反馈移位寄存器原理的伪随机信号发生器产生18bit伪随机信号，再将该伪随机信号送入一阶delta‑sigmal调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出1bit的加抖信号，所述一阶delta‑sigmal调制器由18bit累加器构成；步骤2)：将1bit的加抖信号送入一个高通滤波器中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声；步骤3)：将步骤2)处理后的1bit的加抖信号送入到MASH 1‑1‑1结构的delta‑sigmal调制器中，生成3bit的分频调整参数；步骤4)：将步骤3)获得的3bit的分频调整参数与可配置的12bit的整数分频数系数相加，调整瞬时分频系数以使输出的分频系数为带加抖机制的小数分频频系数。

【技术特征摘要】
1.一种带加抖机制的小数分频实现方法，其特征在于该方法包括如下步骤：步骤1)：通过基于18bit线性反馈移位寄存器原理的伪随机信号发生器产生18bit伪随机信号，再将该伪随机信号送入一阶delta-sigmal调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出1bit的加抖信号，所述一阶delta-sigmal调制器由18bit累加器构成；步骤2)：将1bit的加抖信号送入一个高通滤波器中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声；步骤3)：将步骤2)处理后的1bit的加抖信号送入到MASH1-1-1结构的delta-sigmal调制器中，生成3bit的分频调整参数；步骤4)：将步骤3)获得的3bit的分频调整参数与可配置的12bit的整数分频数系数相加，调整瞬时分频系数以使输出的分频系数为带加抖机制的小数分频频系数。2.根据权利要求1所述的一种带加抖机制的小数分频实现方法，其特征在于：所述伪随机信号发生器包括n个寄存器，且n个寄存器初始值不同时为零，所述18bit伪随机信号由D0-Dn-1的信号组成，所述D0为低位信号，所述Dn-1为经n个寄存器延时n拍后的信号。3.根据权利要求1所述的一种带加抖机制的小数分频实现方法，其特征在于：所述MASH1-1-1结构的delta-sigmal调制器由3个24bit的一阶d...

【专利技术属性】
技术研发人员：何利蓉，肖文勇，
申请(专利权)人：杭州雄迈集成电路技术有限公司，
类型：发明
国别省市：浙江,33