一种半导体器件及其制作方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成浮栅材料层和位于所述浮栅材料层之上的隔离材料层；形成覆盖所述半导体衬底和所述隔离材料层的栅极材料层；在所述栅极材料层中形成隔离层窗口，以暴露下方的隔离材料层；图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构；去除所述第一隔离层位于所述隔离层窗口底部的部分，以暴露所述隔离层窗口下方的第一浮栅。该制作方法可以改善多晶硅电阻和均匀性，使器件性能更接近目标性能，并且降低了器件的制作成本。该半导体器件和电子装置具有类似的优点。

A Semiconductor Device and Its Fabrication Method and Electronic Device

The present invention provides a semiconductor device, a fabrication method and an electronic device. The fabrication method includes: providing a semiconductor substrate, which includes a flash memory region, forming a floating gate material layer on the semiconductor substrate of the flash memory region and an isolation material layer above the floating gate material layer, and forming a gate covering the semiconductor substrate and the isolation material layer. Material layer; isolation layer window is formed in the grid material layer to expose the isolation layer below; the grid material layer, the isolation material layer and the floating gate material layer of the flash area are graphically rendered to form a selective gate stacking structure; and the first isolation layer is removed from the bottom part of the isolation layer window to expose the first part below the isolation layer window. A floating gate. The fabrication method can improve the resistance and uniformity of polysilicon, make the device performance closer to the target performance, and reduce the cost of fabrication. The semiconductor device and the electronic device have similar advantages.

【技术实现步骤摘要】
一种半导体器件及其制作方法、电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制作方法、电子装置。
技术介绍
嵌入式闪存技术集成了逻辑工艺和闪存工艺，由于两个工艺不同的要求因此需要在两个工艺之间进行平衡。在闪存单元中，由于在选择栅形成中需要刻蚀已经形成的ONO(栅极间隔离层)以实现上下互连，控制栅(CG)和选择栅(SG)需要通过两次多晶硅沉积过程来形成。因此这两次多晶硅沉积过程会导致嵌入式器件中的逻辑栅极也通过两次多晶硅沉积过程形成。而两层多晶硅之间的界面会增加多晶硅电阻，并导致Rs(片电阻，--即-单位面积、单位长度的电阻)一致性变差，这会引起器件性能和良率变差。因此有必要提出一种新的半导体器件的制作方法，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提出一种半导体器件的制作方法，可以改善多晶硅电阻和均匀性，使器件性能更接近目标性能，并且降低了器件的制作成本。为了克服目前存在的问题，本专利技术一方面提供一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成浮栅材料层和位于所述浮栅材料层之上的隔离材料层；形成覆盖所述半导体衬底和所述隔离材料层的栅极材料层；在所述栅极材料层中形成隔离层窗口，以暴露下方的隔离材料层；图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层以形成选择栅堆叠结构，所述选择栅堆叠结构包括位于所述半导体衬底之上的第一浮栅、位于所述第一浮栅之上的第一隔离层和位于所述第一隔离层之上的选择栅，以及形成在所述选择栅中的所述隔离层窗口；去除所述第一隔离层位于所述隔离层窗口底部的部分，以暴露所述隔离层窗口下方的所述第一浮栅。可选地，在图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构的同时还形成控制栅堆叠结构，所述控制栅堆叠结构包括在所述闪存区域的半导体衬底上依次堆叠设置的第二浮栅、第二隔离层和控制栅。可选地，所述半导体衬底还包括逻辑区域，所述栅极材料层覆盖所述逻辑区域；在图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成所述选择栅堆叠结构的同时还图形化所述逻辑区域的所述栅极材料层以在所述逻辑区域的半导体衬底上形成逻辑栅极。可选地，还包括：形成覆盖所述半导体衬底和所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构的间隙壁材料层；图形化所述间隙材料层，以去除所述间隙壁材料层位于所述半导体衬底表面以及所述述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构顶部的部分，保留位于所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构侧壁上的部分，从而在所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构的侧壁上形成间隙壁。可选地，还包括：形成覆盖所述半导体衬底、所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构的硅化物遮蔽层；图形化所述硅化物遮蔽层，以露出拟形成硅化物的区域，所述拟形成硅化物的区域包括所述逻辑栅极顶部、控制栅顶部、所述选择栅堆叠结构中所述隔离层窗口底部以及源漏区；在所述拟形成硅化物的区域中形成金属硅化物；去除所述硅化物遮蔽层。可选地，在图形化所述间隙壁材料层和/或图形化所述硅化物遮蔽层的过程去除所述隔离层位于所述隔离层窗口底部的部分。可选地，所述逻辑栅极、所述控制栅和所述选择栅均由单层多晶硅构成。根据本专利技术的半导体器件的制作方法，通过在选择栅堆叠结构形成暴露下方第一浮栅的隔离层窗口，从而可以通过第一浮栅实现栅极功能，并因此无需再沉积额外的栅极材料层来填充隔离层窗口，使得选择栅对结构中的第一浮栅和选择栅不再由于需要沉积两层栅极材料层而存在界面，导致出现诸如增加多晶硅电阻、Rs一致性变差、器件性能和良率变差等问题。进一步地，根据本专利技术的半导体器件的制作方法，在形成逻辑栅极的同时形成所述隔离层窗口，且逻辑栅极、控制栅、选择栅的形成仅需沉积一层栅极材料层，因此逻辑栅极中不再有沉积两次栅极材料形成的界面，从而克服了由于存在界面导致的诸如增加多晶硅电阻、Rs一致性变差、器件性能和良率变差等问题，并且由于逻辑栅极和隔离层窗口在同一步骤形成，无需单独的步骤来形成隔离层窗口，从而节省一层光罩，降低了器件的制作成本。本专利技术另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成有选择栅堆叠结构，所述选择栅堆叠结构包括位于所述半导体衬底上的第一浮栅、位于所述第一浮栅之上的第一隔离层，以及位于所述第一隔离层之上的选择栅，在所述选择栅和所述第一隔离层中形成有暴露下方所述第一浮栅的隔离层窗口。可选地，在所述闪存区域的半导体衬底上还形成有控制栅堆叠结构，所述控制栅堆叠结构包括在所述半导体衬底上依次堆叠设置的第二浮栅、第二隔离层和控制栅。可选地，所述半导体器件还包括：逻辑区域，在所述逻辑区域的半导体衬底上形成有逻辑栅极。可选地，在所述逻辑栅极顶部、控制栅顶部以及在所述选择栅堆叠结构中在所述隔离层窗口底部形成有硅化物。可选地，所述逻辑栅极、所述控制栅和所述选择栅均由单层多晶硅构成。根据本专利技术的半导体器件，通过在选择栅堆叠结构形成暴露下方第一浮栅的隔离层窗口，从而可以通过第一浮栅实现栅极功能，并因此无需再沉积额外的栅极材料层来填充隔离层窗口，使得选择栅对结构中的第一浮栅和选择栅不再由于需要沉积两层栅极材料层而存在界面，导致出现诸如增加多晶硅电阻、Rs一致性变差、器件性能和良率变差等问题。进一步地，根据本专利技术的半导体器件，由于逻辑栅极、控制栅、选择栅均由单层多晶硅构成，因此不再有沉积两次栅极材料导致的界面，从而克服了由于存在界面导致的诸如增加多晶硅电阻、Rs一致性变差、器件性能和良率变差等问题，使得器件具有改善的多晶硅电阻和均匀性，性能更接近目标性能，并且制作成本降低。本专利技术再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。本专利技术提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-1F示出目前一种嵌入式闪存器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；图2示出根据本专利技术一实施方式的半导体器件的制作方法的步骤流程图图3A～图3E示出了根据本专利技术一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；图4示出了根据本专利技术一实施方式的半导体器件的示意性剖面图；图5示出了根据本专利技术一实施方式的电子装置的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不本文档来自技高网...

【技术保护点】
1.一种半导体器件的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成浮栅材料层和位于所述浮栅材料层之上的隔离材料层；形成覆盖所述半导体衬底和所述隔离材料层的栅极材料层；在所述栅极材料层中形成隔离层窗口，以暴露下方的隔离材料层；图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构，所述选择栅堆叠结构包括位于所述半导体衬底之上的第一浮栅、位于所述第一浮栅之上的第一隔离层和位于所述第一隔离层之上的选择栅，以及形成在所述选择栅中的所述隔离层窗口；去除所述第一隔离层位于所述隔离层窗口底部的部分，以暴露所述隔离层窗口下方的所述第一浮栅。

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成浮栅材料层和位于所述浮栅材料层之上的隔离材料层；形成覆盖所述半导体衬底和所述隔离材料层的栅极材料层；在所述栅极材料层中形成隔离层窗口，以暴露下方的隔离材料层；图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构，所述选择栅堆叠结构包括位于所述半导体衬底之上的第一浮栅、位于所述第一浮栅之上的第一隔离层和位于所述第一隔离层之上的选择栅，以及形成在所述选择栅中的所述隔离层窗口；去除所述第一隔离层位于所述隔离层窗口底部的部分，以暴露所述隔离层窗口下方的所述第一浮栅。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构的同时还形成控制栅堆叠结构，所述控制栅堆叠结构包括在所述闪存区域的半导体衬底上依次堆叠设置的第二浮栅、第二隔离层和控制栅。3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述半导体衬底还包括逻辑区域，所述栅极材料层覆盖所述逻辑区域；在图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成所述选择栅堆叠结构的同时还图形化所述逻辑区域的所述栅极材料层以在所述逻辑区域的半导体衬底上形成逻辑栅极。4.根据权利要求3所述的半导体器件的制作方法，其特征在于，还包括：形成覆盖所述半导体衬底和所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构的间隙壁材料层；图形化所述间隙材料层，以去除所述间隙壁材料层位于所述半导体衬底表面以及所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构顶部的部分，保留位于所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构侧壁上的部分，从而在所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构的侧壁上形成间隙壁。...

【专利技术属性】
技术研发人员：王新鹏，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11