布线结构和具有该布线结构的半导体封装制造技术

本发明专利技术涉及一种布线结构和半导体封装。该布线结构包括第一布线图案，一介电层和一虚(dummy)结构。该第一布线图案包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1*W2)/A)*100％≦约25％。该介电层覆盖该第一布线图案，且该虚结构邻近该导电线路。

Wiring structure and semiconductor packaging with the wiring structure

The invention relates to a wiring structure and a semiconductor packaging. The wiring structure includes a first wiring pattern, a dielectric layer and a dummy structure. The first wiring pattern includes a conductive pad with a width W1 and a surface area A, and a conductive track with a width W2 connected electrically to the conductive pad, where ((W1*W2)/A)*100% is less than about 25%. The dielectric layer covers the first wiring pattern, and the virtual structure is adjacent to the conductive circuit.

【技术实现步骤摘要】
布线结构和具有该布线结构的半导体封装
本专利技术涉及一种布线结构，包括一布线结构的一种半导体封装，制造该布线结构的一种方法以及制造该半导体封装的一种方法。本公开涉及包括一虚(dummy)结构的一种布线结构，该虚结构能够提供改善该布线结构的一电镀均匀性。
技术介绍
使半导体器件小型化在某些实施方案中是可以期望的。半导体器件的小型化可以提供改善的器件性能并降低器件制造成本。半导体器件的布线结构中的精细线路设计是这种小型化的一个例子。一种精细线路设计的布线结构可以包括导电迹线和导电焊盘。在某些实施方案中，导电焊盘的一宽度可以在约15微米(μm)至约200微米的范围内，其可以大于在约2μm至约10μm的一范围内的导电迹线的一宽度。在完成布线结构的电镀之后，可以在该布线结构上形成一介电层或一钝化层以覆盖该些导电迹线和导电焊盘。随后可以在该介电层或该钝化层中形成一开口以暴露该些导电焊盘。精细线路布线设计可能是复杂且具有挑战性的。特定而言，在一制造工艺期间，电镀均匀性可能是一布线结构的需要考虑的问题。在某些实施方案中，电镀均匀性被控制在10％以内(例如，在其上实施电镀的两个或两个以上区域中的每一个的电镀量在个别区域之间会有不同，而此不同不超过该些两个或两个以上区域的电镀的平均厚度的10％)。如果导电焊盘的一宽度远大于导电迹线的工艺宽度，则在电镀工艺期间，在导电焊盘上的一电镀溶液的金属离子的一沉积速率将高于金属离子在导电迹线上的金属离子的一沉积速率。结果，导电焊盘的一厚度可以大于导电迹线的一厚度，这可以形成一厚度间隙(厚度差异)。厚度间隙可以对一布线结构具有至少两个显着的影响。一种是应力可能集中在导电焊盘和导电迹线的拐角处或连接处，使得该布线结构可能承受导电迹线龟裂的风险。第二潜在的影响是，如果该布线结构的一厚度薄，例如，对于至少一些工业实施方案，导电迹线的一厚度为大约2μm，则在电镀期间，导电焊盘的一厚度可以增长到大约4μm或者4μm以上，并且如果提供具有大约4μm厚度的一介电层或一钝化层，则该介电层或该钝化层可能不能完全覆盖该些导电焊盘，这可能导致该布线结构的电气问题，例如泄漏。此外，如果使用相对较厚的一介电层，一钝化层或一经堆叠多层的钝化来覆盖布线结构，则放置在导电焊盘上的该介电层或该钝化层的一厚度会增加。因此，整个布线结构可能变得更厚，而可能不符合布线结构的某些厚度规格(例如，某些工业标准规格)。则整个布线设计可能需要修改和更改。
技术实现思路
本专利技术所提供的一个优点是减小电镀之后的一种布线结构的导电焊盘和导电迹线的厚度差异。根据本专利技术的某些实施例，一种布线结构包括一第一布线图案，一介电层和一虚结构。该第一布线图案包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1×W2)/A)×100％≤约25％。该介电层覆盖该第一布线图案，且该虚结构邻近该导电线路根据本专利技术的某些实施例，一半导体封装包括上述布线结构。该半导体封装可以包括电连接到该布线结构的一半导体芯片以及覆盖该半导体芯片的一密封剂。附图说明图1是根据布线结构的某些比较设计的一种布线结构的俯视图。图2A及图2B是分别示出了图1所示的布线结构的横截面图。图3A示出了根据本专利技术的一第一层面的布线结构的某些实施例的俯视图。图3B示出了图3A所示根据本专利技术的该第一层面的该布线结构的横截面图的某些实施例。图4示出了根据本专利技术的一第二层面的包括一虚结构的布线结构的俯视图的某些实施例。图5A示出了根据布线结构的某些比较设计的一种布线结构的俯视图。图5B示出了根据本专利技术的一第三层面的布线结构的某些实施例的俯视图。图6示出了根据本专利技术的某些实施例的虚结构的各种形状。图7示出了根据本专利技术的一第四层面的后芯片半导体封装的某些实施例。图8示出了根据本专利技术的一第五层面的先芯片半导体封装的某些实施例。贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本专利技术的实施例将从结合附图进行的以下详细描述更显而易见。具体实施方式图1示出了根据一布线结构的某些比较设计的一种布线结构100的一俯视图。如图1所示，布线结构100包括一第一布线图案102。图1右上侧所示的是布线结构100的一部分的一放大图。第一布线图案102包括一个或多个导电焊盘110和一个或多个导电迹线120。图1右下侧所示的是布线结构100的经放大部分的一横截面图。导电焊盘110的一个导电焊盘的一厚度是T1，且导电迹线120的一厚度是T2。电镀均匀性U可以藉由以下公式而计算，例如，U＝(T1(导电焊盘的该厚度)-T2(导电迹线的该厚度))/(2*(T1和T2的平均值))*100％。例如，如果在电镀之后，T1约为4μm，T2约为2μm，则电镀均匀性U约为：U＝(4μm-2μm)/(2*((4μm+2μm)/2))*100％＝33.3％。这可以表明在导电焊盘110和导电迹线120之间存在一厚度间隙，并且电镀均匀性可能不符合设计规格。因此，导电焊盘110和导电迹线120的一拐角或连接处可能承受相当大的应力，这会导致导电迹线的龟裂。下面参照图2A和图2B描述由该厚度间隙引起的其他问题。图2A示出了图1所示的布线结构100的一横截面图。在图2A中，钝化层104(或一介电层或堆叠的多层钝化结构)覆盖该第一布线图案，并且一凸点下金属放置在从钝化层104所暴露的导电焊盘110的一部分上。设计规格可以指定钝化层104的厚度是大约4μm。如图2A所示，所示实施例中的导电焊盘110的厚度T1也是大约4μm，并且钝化层104没有完全覆盖该第一布线图案，这可能导致从布线结构100漏电(例如，导电焊盘110不希望从钝化层104暴露，这可能导致例如无意的短路或其他电气泄漏问题)。图2B示出了图1中所示的布线结构100的一横截面图。如图2B所示，实施比图2A所示的相对较厚的钝化层104(或一介电层或堆叠的多层钝化结构)以覆盖该第一布线图案的至少一部分。钝化层104可以在导电焊盘110的一个导电焊盘上方界定一个开口，并由此暴露导电焊盘110的至少一部分。结果，布线结构100整体可以更厚(例如可以增加约20μm或更小，例如，约18μm或更小，约16μm或更小，约14μm或更小，约12μm或更小或约10μm或更小)，因此不能满足某些设计规范。可能需要修改和改变布线结构100的设计。本专利技术提供了包括可以具有改善的电镀均匀性的一个虚图案(其可以包括一个或多个虚结构)的一种布线结构。图3A示出了根据本专利技术的一第一层面的布线结构200的某些实施例的一俯视图。如图3A所示，布线结构200包括第一布线图案202，其包括导电焊盘210和导电迹线220。导电焊盘210具有宽度W1并且基本上是圆形的(在其它实施例中，导电焊盘210可以是任何其他适当的形状，包括不是圆形的形状)。虚构的参考面积A在图3A中示出，其基本为正方形形状并且包括四条线，每条线与大致圆形的导电焊盘210相切。导电迹线220基本上是矩形的(在其它实施例中，导电迹线220可以是任何其他适当的形状，包括不是长方形的形状)，并且具有比导电迹线220的一长度更短的宽度W2。导电迹线220电连接到导电焊盘210。导电迹线220可以是一再分布层(RDL)的一部分。表1本文档来自技高网...

【技术保护点】
1.一种布线结构，其包括：一第一布线图形，其包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1*W2)/A)*100％≦约25％；一介电层，其覆盖该第一布线图案；以及一虚(dummy)图案，其与该导电迹线相邻并且与该第一布线图案隔离。

【技术特征摘要】
2017.06.16 US 15/625,9201.一种布线结构，其包括：一第一布线图形，其包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1*W2)/A)*100％≦约25％；一介电层，其覆盖该第一布线图案；以及一虚(dummy)图案，其与该导电迹线相邻并且与该第一布线图案隔离。2.根据权利要求1所述的布线结构，其中以等于或大于约2微米(μm)的一距离d分开该虚图案和该导电迹线。3.根据权利要求1所述的布线结构，其中该导电迹线包括复数个区段，且该导电焊盘连接到该复数个区段的一第一区段，该导电迹线的该复数个区段的该第一区段从该导电焊盘延伸，以及其中包含在该第一区段和该虚图案中的一导电材料的一量与包含在该导电焊盘中的该导电材料的一量的一比大于约25％。4.根据权利要求3所述的布线结构，其中该虚图案包括与该复数个区段的个别区段相邻的复数个部分，包含在该复数个区段的每个区段与该虚图案的一个别部分中的该导电材料的一量与包含在该导电焊盘中的该导电材料的该量的一比在远离该导电焊盘的一方向上逐渐减小。5.根据权利要求1所述的布线结构，其中该导电迹线包括复数个区段，且该导电焊盘连接到该复数个区段的一第一区段，该导电迹线的该复数个区段的该第一区段从该导电焊盘延伸，以及其中该第一区段和该虚图案的一表面积与该导电焊盘的该表面积的一比大于约25％。6.根据权利要求5所述的布线结构，其中该虚图案包括与该复数个区段的个别区段相邻的复数个部分，该复数个区段的每一个和该虚图案的一个别部分的一表面积与该导电焊盘的该表面积的一比在远离该导电焊盘的一方向上逐渐减小。7.根据权利要求1所述的布线结构，其中该导电迹线包括复数个区段，且其中第一区段的一长度大约等于该导电焊盘的一最大宽度。8.根据权利要求1所述的布线结构，其中该导电迹线是一再分布层(RDL)的一部分。9.根据权利要求1所述的布线结构，其进一步包括一导电通孔，其在该介电层中延伸并连接到该导电焊盘。10.根据权利要求1所述的布线结构，其中该导电焊盘的一厚度T1大于该导电迹线的一厚度T2，且11.一种半导体封装，其包括：一布线结构，其包括：一第一布线图形，其包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1*W2)/A)*100％≦约25％；一介电层，其覆盖该第一布线图案；以及一虚(dumm...

【专利技术属性】
技术研发人员：黄文宏，钟燕雯，孙玮筑，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71