半导体器件及其制造方法技术

公开了半导体器件及其制造方法。半导体器件包括在基板上的第一晶体管和在基板上的第二晶体管。第一晶体管和第二晶体管的每个包括竖直地堆叠在基板上且彼此竖直地间隔开的多个半导体图案以及填充半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间的栅极电介质图案和功函数图案。第一晶体管的功函数图案包括第一功函数金属层，第二晶体管的功函数图案包括第一功函数金属层和第二功函数金属层，第一晶体管和第二晶体管中的每个的第一功函数金属层具有比第二功函数金属层的功函数大的功函数，并且第一晶体管具有比第二晶体管的阈值电压小的阈值电压。

Semiconductor Devices and Their Manufacturing Methods

Semiconductor devices and their manufacturing methods are disclosed. Semiconductor devices include a first transistor on a substrate and a second transistor on a substrate. Each of the first transistor and the second transistor includes a plurality of semiconductor patterns vertically stacked on the substrate and separated vertically from each other, as well as a grid dielectric pattern and a work function pattern filling the space between the semiconductor patterns and between the substrate and the lowest semiconductor patterns in the plurality of semiconductor patterns. The work function pattern of the first transistor includes the metal layer of the first work function, the work function pattern of the second transistor includes the metal layer of the first work function and the metal layer of the second work function. The first work function metal layer of each of the first transistor and the second transistor has a work function larger than that of the metal layer of the second work function, and the first transistor has a threshold value higher than that of the second transistor. Low threshold voltage.

【技术实现步骤摘要】
半导体器件及其制造方法
专利技术构思涉及半导体，更具体地，涉及包括环绕栅极型晶体管(gate-all-aroundtypetransistor)的半导体器件及其制造方法。
技术介绍
半导体器件由于尺寸小、多功能性和/或低制造成本而被认为是电子产业中的重要因素。半导体器件可以分类为存储数据和/或机器可读指令的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件两者的混合半导体器件。随着电子产业的先进发展，半导体器件已经越来越希望(或可选地要求)高的集成。例如，半导体器件已经日益要求高可靠性、高速度和/或多功能性。半导体器件已经逐渐复杂化和集成以满足这些所需的特性。
技术实现思路
专利技术构思的某些实施方式提供包括具有各种阈值电压的环绕栅极型晶体管的半导体器件。专利技术构思的某些实施方式提供一种制造半导体器件的方法，该半导体器件包括具有各种阈值电压的环绕栅极型晶体管。根据专利技术构思的某些示例实施方式，一种半导体器件可以包括在基板上的第一晶体管和在基板上的第二晶体管。第一晶体管和第二晶体管的每个包括竖直地堆叠在基板上且彼此竖直地间隔开的多个半导体图案以及填充半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间的栅极电介质图案和功函数图案。第一晶体管的功函数图案包括第一功函数金属层，第二晶体管的功函数图案包括第一功函数金属层和第二功函数金属层，第一晶体管和第二晶体管的每个的第一功函数金属层具有比第二功函数金属层的功函数大的功函数，并且第一晶体管具有比第二晶体管的阈值电压小的阈值电压。根据专利技术构思的某些示例实施方式，一种半导体器件可以包括在基板上的第一晶体管和在基板上的第二晶体管。第一晶体管和第二晶体管的每个包括竖直地堆叠在基板上且彼此竖直地间隔开的多个半导体图案以及填充半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间的栅极电介质图案和功函数图案。第一晶体管的空间具有与第二晶体管的空间的尺寸相同的尺寸，第一晶体管的功函数图案包括第一功函数金属层，第二晶体管的功函数图案包括第一功函数金属层和第二功函数金属层，并且第一晶体管具有与第二晶体管的阈值电压不同的阈值电压。根据专利技术构思的某些示例实施方式，一种制造半导体器件的方法可以包括：形成交替且重复地堆叠在基板上的牺牲层和半导体层；形成跨越牺牲层和半导体层且在一个方向上延伸的牺牲栅极图案；去除牺牲栅极图案以形成暴露半导体层和牺牲层的第一沟槽和第二沟槽；选择性去除暴露到第一沟槽和第二沟槽的牺牲层；在第一沟槽中形成填充半导体层之间以及基板与最下面的半导体层之间的第一空间的第一功函数图案；以及在第二沟槽中形成填充半导体层之间以及基板与最下面的半导体层之间的第二空间的第二功函数图案。第一功函数图案包括第一功函数金属层，第二功函数图案包括第一功函数金属层和第二功函数金属层，第一空间和第二空间具有彼此相同的尺寸，并且第一功函数图案和第二功函数图案具有彼此不同的功函数。附图说明图1示出平面图，其示出根据专利技术构思的某些示例实施方式的半导体器件。图2A示出沿着图1的线A-A'剖取的截面图。图2B示出沿着图1的线B-B'剖取的截面图。图2C示出沿着图1的线C-C'、D-D'和E-E'剖取的截面图。图2D示出沿着图1的线F-F'、G-G'和H-H'剖取的截面图。图3、图5、图7和图9示出平面图，其示出根据专利技术构思的某些示例实施方式的制造半导体器件的方法。图4A、图6A、图8A和图10A示出分别沿着图3、图5、图7和图9的线A-A'剖取的截面图。图4B、图6B、图8B和图10B示出分别沿着图3、图5、图7和图9的线B-B'剖取的截面图。图10C示出沿着图9的线C-C'剖取的截面图。图10D示出沿着图9的线D-D'剖取的截面图。图11至图14示出截面图，其示出根据专利技术构思的某些示例实施方式的形成第一至第三栅极电极的方法。图15示出图2B的部分M的放大截面图，其部分地示出根据专利技术构思的某些示例实施方式的半导体器件的第六晶体管。具体实施方式图1示出平面图，其示出根据专利技术构思的某些示例实施方式的半导体器件。图2A示出沿着图1的线A-A'剖取的截面图。图2B示出沿着图1的线B-B'剖取的截面图。图2C示出沿着图1的线C-C'、D-D'和E-E'剖取的截面图。图2D示出沿着图1的线F-F'、G-G'和H-H'剖取的截面图。参照图1和图2A至图2D，基板100可以提供为包括第一区域RG1至第六区域RG6。基板100可以是半导体基板或包括半导体基板。例如，基板100可以是硅基板或锗基板。可选地，基板100可以是绝缘体上硅(SOI)基板或包括绝缘体上硅(SOI)基板。第一晶体管TR1至第六晶体管TR6可以分别提供在基板100的第一区域RG1至第六区域RG6上。基板100的第一区域RG1至第六区域RG6中的至少一些可以是存储单元区域或包括存储单元区域，其中形成多个存储单元以存储数据。例如，基板100的存储单元区域可以在其上提供有包括在多个SRAM单元中的存储单元晶体管。第一晶体管TR1至第六晶体管TR6可以是存储单元晶体管中的一些。可选地或另外地，基板100的第一区域RG1至第六区域RG6中的至少一些可以是逻辑单元区域或包括逻辑单元区域，其中逻辑晶体管被包括在半导体器件的逻辑电路中。例如，逻辑晶体管可以在基板100的逻辑单元区域上。第一晶体管TR1至第六晶体管TR6可以是逻辑晶体管中的一些。然而，专利技术构思不限于此。第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以具有与第四区域RG4至第六区域RG6上的第四晶体管TR4至第六晶体管TR6的导电类型不同的导电类型。例如，第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以是PMOSFET，第四区域RG4至第六区域RG6上的第四晶体管TR4至第六晶体管TR6可以是NMOSFET。器件隔离层ST可以提供在基板100上。器件隔离层ST可以在基板100的上部上限定第一上部图案UP1和第二上部图案UP2。第一上部图案UP1可以在第一区域RG1至第三区域RG3上，第二上部图案UP2可以在第四区域RG4至第六区域RG6上。器件隔离层ST可以填充第一上部图案UP1和第二上部图案UP2的每个的相反两侧的沟槽。器件隔离层ST可以具有比第一上部图案UP1的顶表面和第二上部图案UP2的顶表面低的顶表面。第一有源图案AP1可以提供在第一上部图案UP1上，第二有源图案AP2可以提供在第二上部图案UP2上。例如，第一有源图案AP1可以与第一上部图案UP1竖直地重叠，第二有源图案AP2可以与第二上部图案UP2竖直地重叠。第一有源图案AP1和第二有源图案AP2可以具有在第二方向D2上延伸的线性形状。第一有源图案AP1可以包括第一沟道图案CH1和第一源极/漏极图案SD1。每个第一沟道图案CH1可以在一对第一源极/漏极图案SD1之间。第二有源图案AP2可以包括第二沟道图案CH2和第二源极/漏极图案SD2。每个第二沟道图案CH2的可以在一对第二源极/漏极图案SD2之间。第一沟道图案CH1可以包括竖直地堆叠的多个第一半导体图案NS1。第一半导体图案NS1可以在垂直于基板100的顶表面的第三方向D本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：第一晶体管，在基板上；和第二晶体管，在所述基板上，其中所述第一晶体管和所述第二晶体管的每个包括，多个半导体图案，竖直地堆叠在所述基板上并彼此竖直地间隔开，以及栅极电介质图案和功函数图案，填充所述半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间，其中所述第一晶体管的所述功函数图案包括第一功函数金属层，所述第二晶体管的所述功函数图案包括所述第一功函数金属层和第二功函数金属层，所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层具有比所述第二功函数金属层的功函数大的功函数，并且所述第一晶体管具有比所述第二晶体管的阈值电压小的阈值电压。

【技术特征摘要】
2017.06.23 KR 10-2017-00798881.一种半导体器件，包括：第一晶体管，在基板上；和第二晶体管，在所述基板上，其中所述第一晶体管和所述第二晶体管的每个包括，多个半导体图案，竖直地堆叠在所述基板上并彼此竖直地间隔开，以及栅极电介质图案和功函数图案，填充所述半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间，其中所述第一晶体管的所述功函数图案包括第一功函数金属层，所述第二晶体管的所述功函数图案包括所述第一功函数金属层和第二功函数金属层，所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层具有比所述第二功函数金属层的功函数大的功函数，并且所述第一晶体管具有比所述第二晶体管的阈值电压小的阈值电压。2.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个的所述功函数图案完全填充所述半导体图案之间的所述空间。3.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个还包括在所述功函数图案上的电极图案，并且所述电极图案具有比所述功函数图案的电阻小的电阻并且不填充所述空间。4.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层包括金属氮化物层，并且所述第二功函数金属层包括用来自包括硅和铝的组的元素掺杂的金属氮化物层。5.如权利要求4所述的半导体器件，其中所述第二功函数金属层的硅或铝掺杂浓度在从10at％至30at％的范围内。6.如权利要求1所述的半导体器件，其中所述第一晶体管还包括在所述功函数图案和所述半导体图案之间的功函数控制衬层，并且所述功函数控制衬层配置为产生改变所述第一晶体管的阈值电压的偶极子。7.如权利要求1所述的半导体器件，还包括：第三晶体管，在所述基板上；和第四晶体管，在所述基板上，其中所述第三晶体管和所述第四晶体管的每个包括多个半导体图案，竖直地堆叠在所述基板上且彼此竖直地间隔开，以及栅极电介质图案和功函数图案，填充所述半导体图案之间以及所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间，其中所述第三晶体管的所述功函数图案包括所述第一功函数金属层和第三功函数金属层，所述第四晶体管的所述功函数图案包括所述第一功函数金属层、所述第二功函数金属层和所述第三功函数金属层，所述第三晶体管和所述第四晶体管的每个的所述第三功函数金属层具有比所述第四晶体管的所述第二功函数金属层的功函数小的功函数，所述第一晶体管和所述第二晶体管是PMOSFET，并且所述第三晶体管和所述第四晶体管是NMOSFET。8.如权利要求7所述的半导体器件，其中所述第二晶体管的所述第二功函数金属层具有比所述第四晶体管的所述第二功函数金属层的厚度大的厚度。9.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个的所述功函数图案围绕所述半导体图案的顶表面、底表面和侧壁。10.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个还包括一对源极/漏极图案，并且竖直地堆叠的所述多个半导体图案在所述一对源极/漏极图案之间。11.一种半导体器件，包括：第一晶体管，在基板上；和第二晶体管，在所述基板上，其中所述第一晶体管和所述第二晶体管的每个包括，多个半导体图案，竖直...

【专利技术属性】
技术研发人员：李东洙，郑元根，罗勋奏，裵洙瀯，宋在烈，李钟汉，丁炯硕，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR