集成电路存储器设备及其操作方法技术

一种存储器设备包括：存储单元阵列，其包括存储单元；行解码器，其通过字线与存储单元阵列连接；列解码器，其通过位线和源线与存储单元阵列连接；以及写入驱动器，其在写入操作中输出写入电压。列解码器包括开关，开关分别连接到位线并分别连接到源线。在写入操作期间，开关中的选择的开关将写入电压传送到位线中的选择的位线。开关中的每个未选择的开关通过使用写入电压将写入驱动器与位线中的相应未选择的位线电分离。

Integrated Circuit Memory Device and Its Operating Method

A memory device includes: a memory cell array, which includes a memory cell; a row decoder, which is connected to the memory cell array through a word line; a column decoder, which is connected to the memory cell array through a bit line and a source line; and a write driver, which outputs a write voltage in a write operation. Column decoders include switches connected to bit lines and to source lines respectively. During the write operation, the selected switch in the switch transmits the write voltage to the selected bit line in the bit line. Each unselected switch in the switch separates the write driver from the corresponding unselected bit line in the bit line by using the write voltage.

【技术实现步骤摘要】
集成电路存储器设备及其操作方法相关申请的交叉引用本申请要求于2017年6月26日提交的第10-2017-0080523号和于2018年3月19日提交的第10-2018-0031548号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
本专利技术构思的实施例涉及半导体设备，并且更具体地涉及存储器设备和操作存储器设备的方法。
技术介绍
存储器设备可以包括存储单元并且可以将数据存储在存储单元中。需要电力来保持存储在存储单元中的数据的存储器设备被称为“易失性存储器设备”，而不需要电力来保持存储在存储单元中的数据的存储器设备被称为“非易失性存储器设备”。将数据存储在存储单元中的操作称为“写入操作”。为了执行存储器设备的写入操作，可以将特定电平的写入电压或写入电流施加到存储单元。由于存储器设备被设计为适合于低电力，所以供应给存储器设备的电源电压降低。并且，随着电源电压降低，电源电压可能低于典型的写入电压。因此，随着电源电压降低，存储器设备中可能出现会影响操作的可靠性的新问题。
技术实现思路
本专利技术构思的实施例提供了存储器设备和操作存储器设备的方法，其解决了在电源电压降低到小于典型的写入电压的电平时可能发生的问题。根据本专利技术构思的一些实施例，一种存储器设备包括：存储单元阵列，其包括存储单元；行解码器，其通过字线与存储单元阵列连接；列解码器，其通过位线和源线与存储单元阵列连接；以及写入驱动器，其在写入操作中输出写入电压。列解码器包括开关，开关分别连接到位线并分别连接到源线。在写入操作期间，开关中的选择的开关将写入电压传送到位线中的选择的位线。开关中的未选择的开关通过使用写入电压将写入驱动器与位线中的未选择的位线电分离。根据本专利技术构思的另一实施例，一种存储器设备包括：存储单元阵列，其包括存储单元；行解码器，其通过字线与存储单元阵列连接；列解码器，其通过位线和源线与存储单元阵列连接；写入驱动器，其在写入操作中输出写入电压；以及感测放大器，其在读取操作中输出读取电压。列解码器包括分别连接到位线并分别连接到源线的开关、以及读取和写入解码器，该读取和写入解码器在写入操作期间将位线和源线与写入驱动器连接，并且在读取操作期间将位线和源线与感测放大器连接。开关中的每个可以包括连接相应位线和写入驱动器的第一NMOS晶体管和第一PMOS晶体管。在写入操作期间，在从开关中选择的开关中，电源电压被传送到第一NMOS晶体管的栅极，并且接地电压被传送到第一PMOS晶体管的栅极。然而，也在写入操作期间，在开关中的未选择的开关中，接地电压被传送到第一NMOS晶体管的栅极，并且写入电压被传送到第一PMOS晶体管的栅极。根据本专利技术构思的另一实施例，一种操作包括连接到字线、位线和源线的存储单元的存储器设备的方法包括：在连接到从位线中选择的位线的第一传输门处建立电源电压和接地电压，从而将写入电压传送到选择的位线；以及在连接到位线中的未选择的位线的第二传输门处建立写入电压和接地电压，从而将写入电压传送到未选择的位线。附图说明通过参考附图详细描述本专利技术构思的示例性实施例，本专利技术构思的上述和其他目的和特征将变得明显。图1是图示根据本专利技术构思的实施例的存储器设备的框图。图2是在图1的存储器设备中可使用的存储单元的电气原理图。图3是在图1的存储器设备中可使用的示例性存储单元的透视图。图4是根据本专利技术构思的实施例的列解码器的电气原理图。图5是根据本专利技术构思的实施例的开关的电气原理图。图6是施加了展示当开关被选择时开关的操作的电压的、图5的开关的电气原理图。图7是施加了展示当开关未被选择时开关的操作的电压的、图5的开关的电气原理图。图8是图示根据本专利技术构思的实施例的操作存储器设备的方法的操作的流程图。具体实施方式现在将参考附图更全面地描述本专利技术，在附图中示出了本专利技术的优选实施例。然而，本专利技术可以以许多不同的形式来实施，并且不应被解释为限于在此阐述的实施例；而是，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本专利技术的范围。相同的附图标记始终指代相同的元件。将理解，虽然术语第一、第二、第三等在此可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本专利技术的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。在此使用的术语仅为了描述特定实施例的目的并且不旨在限制本专利技术。如在此使用的，单数形式“一种(a)”、“一种(an)”和“该(the)”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解的是，术语“包括(comprising)”、“包含(including)”、“具有(having)”及其变体当在本说明书中使用时指定所陈述的特征、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、步骤、操作、元件、组件、和/或其组合的存在或添加。相比之下，术语“由......组成(consistingof)”当在本说明书中使用时指定所陈述的特征、步骤、操作、元件和/或组件，并且排除附加的特征、步骤、操作、元件和/或组件。除非另有定义，否则在此使用的所有术语(包括技术和科学术语)具有与本专利技术所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在常用字典中定义的术语应被解释为具有与其在相关领域的上下文中的含义一致的含义，并且将不以理想化或过度形式化的意义进行解释，除非在此明确如此定义。图1是图示根据本专利技术构思的实施例的存储器设备100的框图。存储器设备100可以包括诸如动态随机存取存储器(DRAM)或静态RAM(SRAM)的易失性存储器。存储器设备100可以包括非易失性存储器设备，诸如闪存设备、磁RAM(MRAM)设备、相变RAM(PRAM)设备、铁电RAM(FRAM)设备、或电阻RAM(RRAM)设备。为了在此讨论的目的，假定存储器设备100是MRAM设备。然而，在此描述的专利技术构思不仅限于MRAM型存储器设备。反而，本专利技术构思的技术思想可以应用于各种存储器设备，诸如各种易失性存储器设备和各种非易失性存储器设备。参考图1，存储器设备100包括存储单元阵列110、行解码器120、列解码器130、写入和感测块140、数据缓冲器150和控制逻辑160。存储单元阵列110包括存储单元MC。存储单元MC连接到源线SL1至SLn(n是正整数)、位线BL1至BLn、以及字线WL1至WLm(m是正整数)。存储单元MC可以按行和列排列。存储单元MC的行可以分别连接到字线WL1至WLm。存储单元MC的列可以分别连接到源线SL1至SLn以及位线BL1至BLn。行解码器120可以在控制逻辑160的控制下控制字线WL1至WLm的电压。例如，行解码器120可以向选择的字线施加用于读取或写入的选择电压，并且可以向未选择的字线施加用于读取或写入禁止的一个(或多个)未选择电压。列解码器130连接到源线SL1至SLn和位线BL1至BLn。列解码器130与写入和感测块140连接。在控制逻辑160的控制下，列解码器130可以将从源线SL1至SLn中选择的一些源线和从本文档来自技高网...

【技术保护点】
1.一种存储器设备，包括：存储单元阵列，包括存储单元；行解码器，通过字线与存储单元阵列连接；列解码器，通过位线和源线与存储单元阵列连接；以及写入驱动器，被配置为在写入操作中输出写入电压，其中，所述列解码器包括开关，其中，所述开关中的每个连接到所述位线中的相应位线和所述源线中的相应源线，以及其中，在写入操作中，所述开关中的选择的开关将写入电压传送到所述位线中的选择的位线，并且所述开关中的未选择的开关通过使用写入电压将写入驱动器与所述位线中的未选择的位线电分离。

【技术特征摘要】
2017.06.26 KR 10-2017-0080523;2018.03.19 KR 10-2011.一种存储器设备，包括：存储单元阵列，包括存储单元；行解码器，通过字线与存储单元阵列连接；列解码器，通过位线和源线与存储单元阵列连接；以及写入驱动器，被配置为在写入操作中输出写入电压，其中，所述列解码器包括开关，其中，所述开关中的每个连接到所述位线中的相应位线和所述源线中的相应源线，以及其中，在写入操作中，所述开关中的选择的开关将写入电压传送到所述位线中的选择的位线，并且所述开关中的未选择的开关通过使用写入电压将写入驱动器与所述位线中的未选择的位线电分离。2.根据权利要求1所述的存储器设备，其中，所述开关中的每个包括：第一晶体管，具有连接到接地节点的第一端、反转的位线信号被传送到的栅极、以及连接到相应位线的第二端；第二晶体管，具有连接到第一节点的第一端、连接到相应位线的栅极、以及连接到写入驱动器的第二端；第三晶体管，连接在接地节点与第一节点之间并通过位线信号来控制；以及第一传输门，连接在第一晶体管的第二端与写入驱动器之间，并通过位线信号和第一节点的电压来控制。3.根据权利要求2所述的存储器设备，其中，所述开关中的每个还包括：第四晶体管，具有连接到接地节点的第一端、反转的位线信号被传送到的栅极、以及连接到相应源线的第二端；第五晶体管，具有连接到第二节点的第一端、连接到相应源线的栅极、以及连接到写入驱动器的第二端；第六晶体管，连接在接地节点与第二节点之间并通过位线信号来控制；以及第二传输门，连接在第四晶体管的第二端与写入驱动器之间并通过位线信号和第二节点的电压来控制。4.根据权利要求1所述的存储器设备，其中，所述开关中的每个包括连接在相应位线与写入驱动器之间的NMOS晶体管和PMOS晶体管，以及其中，在写入操作中，电源电压被传送到选择的开关的NMOS晶体管的栅极，并且接地电压被传送到选择的开关的PMOS晶体管的栅极。5.根据权利要求4所述的存储器设备，其中，写入电压高于电源电压。6.根据权利要求1所述的存储器设备，其中，所述开关中的每个包括连接在相应位线与写入驱动器之间的NMOS晶体管和PMOS晶体管，以及其中，在写入操作中，接地电压被传送到未选择的开关的NMOS晶体管的栅极，并且写入电压被传送到未选择的开关的PMOS晶体管的栅极。7.根据权利要求1所述的存储器设备，还包括：感测放大器，被配置为在读取操作中输出读取电压，其中，所述列解码器还包括：读取和写入解码器，被配置为在写入操作中将开关与写入驱动器连接，并且在读取操作中将开关与感测放大器连接。8.根据权利要求1所述的存储器设备，其中，所述列解码器还包括：均衡器，被配置为响应于均衡信号将开关与写入驱动器之间的布线均衡为接地电压。9.根据权利要求8所述的存储器设备，其中，当均衡器将布线均衡时，所述开关将所述位线和所述源线均衡为接地电压。10.根据权利要求1所述的存储器设备，其中，写入操作将从所述存储单元中选择的存储单元的状态从第一状态切换到第二状态，以及其中，在将选择的存储单元的状态从第二状态切换到第一状态的第二写入操作中，选择的开关将写入电压传送到选择的源线，并且未选择的开关通过使用...

【专利技术属性】
技术研发人员：A安东扬，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR