用于混合定时恢复的装置、系统和方法制造方法及图纸

本发明专利技术题为“用于混合定时恢复的装置、系统和方法”。本主题申请涉及用于混合定时恢复的装置、系统和方法。本发明专利技术提供了一种装置，所述装置可包括电路，所述电路被配置为接收相位控制值信号的第一相位控制值，生成相位内插器控制信号的第一相位内插器控制信号值，并且生成数字内插器控制信号的第一数字内插器控制信号值。所述装置能够进一步被配置为基于所述第一相位内插器控制信号值对时钟信号进行相位内插以产生相移时钟信号，并且基于所述第一数字内插器信号值对数字样本进行数字内插，以基于所述第一相位控制值产生具有有效相位的相移数字样本，所述数字样本使用所述相移时钟信号作为采样时钟生成。

【技术实现步骤摘要】
用于混合定时恢复的装置、系统和方法
本专利技术涉及混合定时恢复，并且具体地涉及用于混合定时恢复的装置、系统和方法。
技术介绍
本专利技术涉及混合定时恢复。
技术实现思路
在某些实施方案中，一种装置可包括电路，所述电路被配置为接收相位控制值信号的第一相位控制值，生成相位内插器控制信号的第一相位内插器控制信号值，并且生成数字内插器控制信号的第一数字内插器控制信号值。该装置可以进一步被配置为基于第一相位内插器控制信号值对时钟信号进行相位内插以产生相移时钟信号，并且基于第一数字内插器信号值对数字样本进行数字内插，以基于第一相位控制值产生具有有效相位的相移数字样本，所述数字样本使用相移时钟信号作为采样时钟来生成。在某些实施方案中，系统可包括定时控制电路，该定时控制电路被配置为接收相位控制信号的第一相位控制值，基于相位控制信号生成相位内插器控制信号，并且基于相位控制信号生成数字内插器控制信号的第一数字内插器控制信号值。该系统还可包括相位内插器，该相位内插器基于相位内插器控制信号来对时钟信号进行相位内插以产生相移时钟信号，以及数字内插器，该数字内插器基于数字内插器信号对数字样本进行数字内插以产生相移数字样本；基于数字内插器控制信号的第一数字内插器控制值对数字样本的第一数字样本进行内插，以基于第一相位控制值产生具有有效相位的第一相移数字样本，所述数字样本使用相移时钟信号作为采样时钟来生成。在某些实施方案中，方法可包括由定时控制电路接收相位控制值信号的第一相位控制值，由定时控制电路生成相位内插器控制信号的第一相位内插器控制信号值，以及由定时控制电路生成数字内插器控制信号的第一数字内插器控制信号值。该方法还可包括基于第一相位内插器控制信号值对时钟信号进行相位内插以产生相移时钟信号，并且基于第一数字内插器信号对数字样本进行数字内插，以基于第一相位控制值产生具有有效相位的相移数字样本，所述数字样本使用相移时钟信号作为采样时钟来生成。附图说明图1是根据本公开的某些实施方案的可以包括混合定时恢复功能的通信信道的框图；图2是根据本公开的某些实施方案的用于包括混合定时恢复功能的通信信道的采样电路的框图；图3示出了根据本公开的某些实施方案的定时恢复过程中的定时控制电路的示例性操作；图4是根据本公开的某些实施方案的混合定时恢复功能的方法的流程图；图5是根据本公开的某些实施方案的混合定时恢复功能的方法的流程图；图6是根据本公开的某些实施方案的包括混合定时恢复功能的系统的框图。具体实施方式在下面对实施方案的详细描述中，参考了形成其一部分的附图，并且其中通过例示示出。应当理解，所述的各种实施方案的特征可以组合，可使用其他实施方案，并且可在不脱离本公开的范围的情况下进行结构变化。还应当理解，在不脱离本公开的范围的情况下，本文的各种实施方案和示例的特征可以组合、交换或移除。根据各种实施方案，本文所述的方法和功能可被实现为在计算机处理器或控制器上运行的一个或多个软件程序。根据另一个实施方案，本文所述的方法和功能可被实现为在计算设备(例如，使用磁盘驱动器的个人计算机)上运行的一个或多个软件程序。包括但不限于专用集成电路、可编程逻辑阵列和其他硬件设备的专用硬件具体实施同样可被构造为实现本文所述的方法和功能。此外，本文所述的方法可被实现为包括指令的计算机可读存储介质或设备，所述指令在被执行时使得处理器执行所述方法。本公开整体涉及同步数字系统，并且在一些实施方案中，本公开可涉及结合时钟控制定时恢复和内插定时恢复两者的混合定时恢复方法。一些系统诸如电系统、电子系统、马达驱动系统、处理系统或其他系统可接收所关注的信号并处理该信号。例如，通信系统或磁性记录存储系统的读取信道可接收模拟输入信号并对输入信号进行采样以生成数字化样本。在一些系统中，数字化信号的采样可在施加到数字接收机之前与输入信号的相位同步。例如，数字接收机可以是检测器、解码器、滤波器或其他数字系统。如上所述，一些实施方案可包括混合定时恢复部件，其可结合时钟控制定时恢复功能和内插定时恢复功能。在一些示例中，时钟控制的定时恢复功能可改变时钟信号的相位，以基于相位控制值来生成相移时钟信号。然后，相移时钟信号可用于对数字接收机的逻辑(例如，通过模数转换器(ADC))进行采样和计时。相位控制值可以是来自目标相的时钟信号相位偏差的估计。当相位控制值大于相位步长时，时钟信号的相移可操作以将时钟信号的相位移动相位步长(例如，在每个样本基础上或在每多个样本基础上)。在一些实施方案中，相位步长或步长可为该采样时钟相位的瞬时变化的量值受限的最大值。可选择相位步长，以便在数字逻辑上闭合定时时固定到最小长度时钟周期。如果时钟相位的期望变化超过此值，则可通过调节多个周期的相位来实现，其中时钟相位中的每个变化(或步骤)不超过指定的最大值。此外，内插定时恢复功能可对使用相移时钟信号生成的样本(例如，使用内插滤波器)进行相位调节。例如，当相位控制值大于相位步长时，内插定时恢复功能可以以相位控制值超过相位步长的量执行样本的相位调节。这种系统的一个示例将在下文参照图1进行论述。参考图1，示出了可包括混合定时恢复功能的通信信道的框图，并且其通常被指定为100。系统100可包括可以耦接至采样电路104的模拟前端(AFE)102。采样电路104可耦接至数字接收机106，该数字接收机可又耦接至采样电路104。另外，系统100可以包括可耦接至采样电路104的锁相环(PLL)108。AFE102、采样电路104、数字接收机106和PLL108中的每一者可以是单独的电路、片上系统(SOC)、固件、处理器或未列出的其他系统，或其任何组合。在操作中，AFE102可以接收连续时间信号(z(t))110并且执行处理诸如模拟滤波和施加增益以产生连续时间信号x(t)112。此外，PLL108可操作以产生时钟信号(c)116。采样电路104可以接收连续时间信号x(t)112、PLL时钟信号(c)116和相位控制值120。采样电路还可以使用混合定时恢复方法来生成相移样本序列xk114和相移时钟信号118。下文相对于图2提供采样电路104的示例性实施方案的操作的附加细节。数字接收机106可以接收相移样本序列xk114和相移时钟信号118。数字接收机106然后可以使用相移时钟信号118来处理相移样本序列xk114。此外，数字接收机106可确定或估计时钟信号的相位与目标相位的偏差，并且可使用该偏差来调节所需的相位，并将所需的相位返回到采样电路104作为相位控制值120。在一些实施方案中，数字接收机106可不限于采样电路104的混合定时恢复方法，并且对于允许的相位控制值120的变化可能没有限制。参见图2，示出了可包括混合定时恢复功能的通信信道系统100的采样电路104的框图，并且其通常被指定为200。图2的采样电路104可包括模数转换器(ADC)202，该模数转换器可耦接至数字内插器204。采样电路104还可包括可耦接至ADC202的相位内插器206。此外，采样电路104可包括定时控制电路208，该定时控制电路可耦接至数字内插器204和相位内插器206。ADC202、数字内插器204、相位内插器206和时序控制电路208中的每一者可以是单独的电路、片上系统(SOC)、固件本文档来自技高网...

【技术保护点】
1.一种装置，包括：电路，所述电路被配置为：接收相位控制值信号的第一相位控制值；生成相位内插器控制信号的第一相位内插器控制信号值；生成数字内插器控制信号的第一数字内插器控制信号值；基于所述第一相位内插器控制信号值对时钟信号进行相位内插以产生相移时钟信号；并且基于所述第一数字内插器信号值对数字样本进行数字内插，以基于所述第一相位控制值产生具有有效相位的相移数字样本，所述数字样本是使用所述相移时钟信号作为采样时钟生成的。

【技术特征摘要】
2017.06.20 US 62/522,248;2017.10.23 US 15/791,1901.一种装置，包括：电路，所述电路被配置为：接收相位控制值信号的第一相位控制值；生成相位内插器控制信号的第一相位内插器控制信号值；生成数字内插器控制信号的第一数字内插器控制信号值；基于所述第一相位内插器控制信号值对时钟信号进行相位内插以产生相移时钟信号；并且基于所述第一数字内插器信号值对数字样本进行数字内插，以基于所述第一相位控制值产生具有有效相位的相移数字样本，所述数字样本是使用所述相移时钟信号作为采样时钟生成的。2.根据权利要求1所述的装置，还包括所述电路，所述电路还包括模数转换器(ADC)，并且所述ADC被配置为基于所述相移时钟信号对输入信号进行采样以产生包括所述数字样本的数字样本。3.根据权利要求2所述的装置，还包括所述电路，所述电路进一步被配置为通过逐个周期地将所述相位内插器控制信号朝向当前采样周期的所述相位控制值信号的当前值步移来执行所述相位内插器控制信号的生成。4.根据权利要求3所述的装置，还包括所述电路，所述电路进一步被配置为通过以下操作来执行所述相位内插器控制信号朝向所述当前相位控制值的所述步移：确定所述相位内插器控制信号的当前值与所述当前相位控制值之间的差；对所述差执行误差解包，以产生解包的差；以及基于相位步长来对所述解包的差执行误差饱和，以产生解包的饱和差；以及基于所述解包的饱和差和所述相位内插器控制信号的所述当前值来更新所述相位内插器控制信号的当前值。5.根据权利要求3所述的装置，还包括：相位内插器，所述相位内插器基于所述相位内插器控制信号来执行所述时钟信号的相位内插以产生所述相移时钟信号；所述第一相位内插器控制值是基于第二相位控制值生成的，所述第二相位控制值在比其中接收到所述第一相位控制值的第二采样周期早延迟周期的第一采样周期中被接收。6.根据权利要求3所述的装置，还包括：缓冲器，所述缓冲器缓冲相位内插器控制信号值达至少一个延迟周期；数字内插器，所述数字内插器基于所述数字内插器信号来执行由所述ADC生成的数字样本的所述数字内插以产生相移数字样本，所述数字内插器信号是基于当前相位控制值与在比第一当前采样周期早延迟周期的采样周期中生成的相位内插器控制信号值的差生成的。7.根据权利要求6所述的装置，还包括处理所述相移数字样本的数字接收机，所述数字接收机的逻辑基于所述相移时钟信号计时。8.根据权利要求1所述的装置，还包括所述数字接收机，所述数字接收机为解码器、滤波器或检测器中的一者。9.根据权利要求1所述的装置，还包括所述数字接收机，所述数字接收机进一步被配置为生成所述相位控制信号。10.一种系统，包括：定时控制电路，所述定时控制电路被配置为：接收相位控制信号的第一相位控制值；基于所述相位控制信号生成相位内插器控制信号；基于所述相位控制信号生成数字内插器控制信号的第一数字内插器控制信号值；相位内插器，所述相位内插器基于所述相位内插器控制信号对时钟信号进行相位内插以产生相移时钟信号；以及数字内插器，所述数字内插器基于所述数字内插器信号对数字样本进行数字内插，以产生相移数字样本；基于所述数字内插器控制信号的第一数字内插器控制值对所述数字样本的第一数...

【专利技术属性】
技术研发人员：J·贝洛拉多，M·马罗，吴征，
申请(专利权)人：希捷科技有限公司，
类型：发明
国别省市：美国,US