半导体器件制造技术

一种半导体器件包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，并且在平行于衬底的上表面的第二方向上从第一区域到第二区域延伸为具有不同的长度；在第一区域和第二区域中在垂直于第一方向的第二方向上延伸同时贯穿衬底上的栅电极堆叠的第一隔离区域和第二隔离区域；串隔离区域，在第一区域中设置在第一隔离区域与第二隔离区域之间，并且在第二方向上延伸同时贯穿栅电极堆叠的一部分；以及在第一区域和第二区域中的至少一个中与串隔离区域线形地设置并在第二方向上彼此间隔开的多个辅助隔离区域。

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件。
技术介绍
在需要半导体器件处理高容量数据的同时，其体积已逐渐减小。因而，构成这样的半导体器件的半导体元件的集成需要增加。因此，作为提高半导体器件的集成度的一种方法，已经提出了这样的半导体器件，该半导体器件具有例如垂直晶体管结构的三维晶体管结构而非现有的平面晶体管结构。
技术实现思路
根据示例性实施方式的本专利技术构思的一方面提供了具有改善的可靠性的半导体器件。根据本专利技术构思的一方面，一种半导体器件包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，并且在平行于衬底的上表面的第二方向上从第一区域到第二区域延伸为具有不同的长度；第一隔离区域和第二隔离区域，第一隔离区域和第二隔离区域在第一区域和第二区域中在垂直于第一方向的第二方向上延伸同时贯穿衬底上的栅电极堆叠；串隔离区域，在第一区域中设置在第一隔离区域与第二隔离区域之间，并在第二方向上延伸同时贯穿栅电极堆叠的一部分；以及多个辅助隔离区域，所述多个辅助隔离区域在第一区域和第二区域中的至少一个中与串隔离区域线形地设置，并在第二方向上彼此间隔开。根据本专利技术构思的一方面，一种半导体器件包括：具有第一区域和第二区域的衬底；多个栅电极，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，所述多个栅电极的每个在从第一区域到第二区域的方向上延伸为具有彼此不同的长度；多个公共源极线，所述多个公共源极线在第一区域和第二区域中设置在所述多个栅电极之间，并在垂直于第一方向的第二方向上延伸；以及多个虚设公共源极线，所述多个虚设公共源极线在第一区域和第二区域中的至少一个中设置在公共源极线之间，并在第二方向上彼此间隔开。根据本专利技术构思的一方面，一种半导体器件包括：衬底；栅电极，在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，栅电极的每个在垂直于第一方向的第二方向上延伸为具有彼此不同的长度；以及在第二方向上延伸同时贯穿堆叠在衬底上的所有栅电极的第一隔离区域和第二隔离区域。在栅电极当中，至少一个最上面的栅电极在第一隔离区域与第二隔离区域之间被划分成第一子栅电极和第二子栅电极，第一子栅电极和第二子栅电极在垂直于第一方向和第二方向的第三方向上具有第一长度的最小宽度。栅电极中的设置在栅电极中间的至少一个通过在第二方向上彼此间隔开的多个栅极连接部分连接在第一隔离区域与第二隔离区域之间。栅极连接部分的每个在第二方向上具有小于第一长度两倍的第二长度。附图说明本专利技术构思的以上及其它方面、特征和其它优点将由以下结合附图的详细描述被更清楚地理解，附图中：图1是根据示例实施方式的半导体器件的示意框图；图2是根据示例实施方式的半导体器件的存储单元阵列的等效电路图；图3是根据示例实施方式的半导体器件的示意俯视图；图4A至4D是根据示例实施方式的半导体器件的示意剖视图；图5是示出根据示例实施方式的半导体器件的栅电极的分解透视图；图6是根据示例实施方式的半导体器件的示意剖视图；图7A和7B是根据示例实施方式的半导体器件的示意俯视图；图8A至12B是示出根据示例实施方式的制造半导体器件的方法的示意俯视图和剖视图；以及图13是根据示例实施方式的半导体器件的示意剖视图。在附图中，为了清楚，层和区域的尺寸及相对尺寸可能被夸大。同样的附图标记始终指同样的元件。虽然不同的附图显示了示例性实施方式的变化，并且可以使用诸如“在一个实施方式中”的语言被引用，但是这些附图不必然旨在彼此互斥。相反，如将由下面的详细描述的上下文所看到地，当将附图及对它们的描述作为整体考虑时，不同的附图中所描绘和描述的某些特征可与来自其它附图的其它特征组合而产生各种各样的实施方式。具体实施方式图1是根据示例实施方式的半导体器件的示意框图。参照图1，根据一示例实施方式的半导体器件1可以包括存储单元阵列2、驱动电路3、读/写电路4和控制电路5。半导体器件1可以成例如由半导体晶片形成的半导体芯片或管芯的形式。当在此使用时，术语“半导体器件”也可以指半导体封装，其包括封装基板、一个或更多个半导体芯片、以及密封剂。存储单元阵列2可以包括多个存储单元，多个存储单元可以布置成多个行和多个列。存储单元阵列2中包括的多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL、地选择线GSL等电连接到驱动电路3，并且可以通过位线BL电连接到读/写电路4。在示例实施方式中，线形地布置在单个行中的多个存储单元可以电连接到同一字线WL，线形地布置在单个列中的多个存储单元可以电连接到同一位线BL。当在此使用时，除非另行指示，否则描述为“电连接”的项目被配置为使得电信号可从一个项目传递到另一项目。因此，与不允许电流从其通过的无源电绝缘部件(例如，印刷电路板的半固化片层、连接两个器件的电绝缘粘合剂、电绝缘底部填充物或模制层等)物理连接的无源导电部件(例如，导线、垫、内部电线等)不与该部件电连接。存储单元阵列2中包括的多个存储单元可以被分成多个存储块。相应存储块可以包括多个字线WL、多个串选择线SSL、多个地选择线GSL、多个位线BL和至少一个公共源极线CSL。驱动电路3和读/写电路4可以由控制电路5操作。在示例实施方式中，驱动电路3可以从外部源接收地址信息ADDR，解码接收到的地址信息ADDR以选择连接到存储单元阵列的字线WL、公共源极线CSL、串选择线SSL和地选择线GSL的至少一部分。驱动电路3可以包括用于字线WL、公共源极线CSL、串选择线SSL和地选择线GSL的每个的驱动电路。响应于从控制电路5提供的命令，读/写电路4可以选择电连接到存储单元阵列2的位线BL的至少一部分。读/写电路4可以读取写入到与所选择的至少一部分位线BL电连接的存储单元的数据，或者可以将数据写入到与所选择的至少一部分位线BL电连接的存储单元。为了执行如上所述的操作，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。响应于由控制电路5从外部源(例如存储控制器)接收的控制信号CTRL，控制电路5可以控制驱动电路3和读/写电路4的操作。控制电路5可以接收控制信号和外部电压，并且可以根据已接收的控制信号而操作。控制电路5可以包括利用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压发生器(未示出)。响应于控制信号，控制电路5可以控制读取操作、写入操作和/或擦除操作。例如，当读取写入到存储单元阵列2的数据时，控制电路5可以控制驱动电路3的操作，以将电压供应到其中存储待读取的数据的字线WL从而执行读取操作。当用于读取操作的电压被供应到特定字线WL时，控制电路5可以执行控制操作，使得读/写电路4可以读取写入到存储单元的数据，该存储单元电连接到已接收用于读取操作的电压的字线WL。例如，当数据被写入到存储单元阵列2时，控制电路5可以控制驱动电路3的操作，以将电压供应到数据将被写入到其的字线WL从而执行写入操作。当用于写入操作的电压被供应到特定字线WL时，控制电路5可以控制读/写电路4将数据写入到与用于写入操作的电压已供应到其的字线WL电连接的存储单元。图2是根据示例实施方式的半导体器件的存储单元阵列的等效本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在所述第一区域中在垂直于所述衬底的上表面的第一方向上垂直地堆叠并且彼此间隔开，并且在平行于所述衬底的所述上表面的第二方向上从所述第一区域到所述第二区域延伸为具有不同的长度；第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域在所述第一区域和所述第二区域中在垂直于所述第一方向的所述第二方向上延伸同时贯穿所述衬底上的所述栅电极堆叠；串隔离区域，在所述第一区域中设置于所述第一隔离区域与所述第二隔离区域之间，并且在所述第二方向上延伸同时贯穿所述栅电极堆叠的一部分；以及多个辅助隔离区域，所述多个辅助隔离区域在所述第一区域和所述第二区域中的至少一个中与所述串隔离区域线形地设置，并且在所述第二方向上彼此间隔开。

【技术特征摘要】
2017.06.21 KR 10-2017-00785301.一种半导体器件，包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在所述第一区域中在垂直于所述衬底的上表面的第一方向上垂直地堆叠并且彼此间隔开，并且在平行于所述衬底的所述上表面的第二方向上从所述第一区域到所述第二区域延伸为具有不同的长度；第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域在所述第一区域和所述第二区域中在垂直于所述第一方向的所述第二方向上延伸同时贯穿所述衬底上的所述栅电极堆叠；串隔离区域，在所述第一区域中设置于所述第一隔离区域与所述第二隔离区域之间，并且在所述第二方向上延伸同时贯穿所述栅电极堆叠的一部分；以及多个辅助隔离区域，所述多个辅助隔离区域在所述第一区域和所述第二区域中的至少一个中与所述串隔离区域线形地设置，并且在所述第二方向上彼此间隔开。2.根据权利要求1所述的半导体器件，其中所述串隔离区域在所述第一区域中与所述多个辅助隔离区域交替地布置。3.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域在所述第一区域和所述第二区域中以不同的密度设置。4.根据权利要求1所述的半导体器件，其中所述第二区域包括从所述第一区域顺序设置的第一垫区域至第三垫区域，以及所述多个辅助隔离区域仅设置在所述第二垫区域中。5.根据权利要求4所述的半导体器件，其中所述第二垫区域是其中安置所述栅电极当中设置在所述第一方向上的中央的栅电极的端部的区域。6.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域设置为具有彼此不同的两个或更多个间隔距离。7.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个在垂直于所述第一方向和所述第二方向的第三方向上的宽度等于或窄于所述第一隔离区域和所述第二隔离区域的每个在所述第三个方向上的宽度。8.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个在垂直于所述第一方向和所述第二方向的第三方向上的宽度大于所述串隔离区域的每个在所述第三方向上的宽度。9.根据权利要求1所述的半导体器件，其中彼此相邻的所述多个辅助隔离区域之间在所述第二方向上的距离小于所述第一隔离区域和所述第二隔离区域与所述多个辅助隔离区域之间在垂直于所述第一方向和所述第二方向的第三方向上的距离的两倍。10.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个在所述第二方向上的长度在200nm到2000nm的范围内。11.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个包括绝缘层和填充所述绝缘层的导电层。12.根据权利要求11所述的半导体器件，其中所述第一隔离区域和所述第二隔离区域具有与所述辅助隔离区域的结构相同的结构。13.根据权利要求1所述的半导体器件，其中所述第一隔离区域和所述第二隔离区域的每个以及所述多个辅助隔离区域的每个包括绝缘层和填充所述绝缘层的导电层，以及所述导电层在所述第一隔离区域和所述第二隔离区域中与所述衬底接触以连接所述衬底，并且设置为通过所述多个辅助...

【专利技术属性】
技术研发人员：李秉一，具池谋，李晫，车俊昊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR