半导体器件制造技术

本发明专利技术提供一种半导体器件。半导体器件包括第一存储器区段以及第二存储器区段。第一存储器区段设置在衬底上。第二存储器区段垂直堆叠在第一存储器区段上。第一存储器区段设置在衬底与第二存储器区段之间。第一存储器区段包括闪存单元结构，且第二存储器区段包括可变电阻存储单元结构。闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于衬底上且连接到至少一个单元串。位线在垂直方向上夹置在至少一个单元串与第二存储器区段之间且连接到第二存储器区段。

【技术实现步骤摘要】
半导体器件[相关申请的交叉参考]本申请主张在2017年6月13日在韩国知识产权局提出申请的韩国专利申请第10-2017-0074370号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
本专利技术概念涉及一种半导体器件。
技术介绍
半导体器件包括存储器器件及逻辑器件。用于存储数据的存储器器件可被分类成易失性存储器器件及非易失性存储器器件。易失性存储器器件(例如，动态随机存取存储器(DynamicRandomAccessMemory，DRAM)及静态随机存取存储器(StaticRandomAccessMemory，SRAM))在其电源供应中断时会丢失所存储的数据。非易失性存储器器件(例如，可编程只读存储器(programmableROM，PROM)、可擦可编程只读存储器(erasablePROM，EPROM)、电可擦可编程只读存储器(electricallyEPROM，EEPROM)及闪存器件)即使在其电源供应中断时也不会丢失所存储的数据。为满足半导体器件性能高且功率低的趋势，近来正开发下一代半导体存储器器件(例如，磁性随机存取存储器(magneticrandomaccessmemory，MRAM)、电阻式随机存取存储器(resistiverandomaccessmemory，RRAM)及相变随机存取存储器(phasechangerandomaccessmemory，PRAM))。下一代半导体存储器器件包含具有以下特性的材料：其电阻根据被施加的电流或电压而不同且即使电流或电压供应中断仍会维持所述电阻。
技术实现思路
根据本专利技术概念的示例性实施例，提供一种如下的半导体器件。第一存储器区段设置在衬底上。第二存储器区段垂直堆叠在所述第一存储器区段上。所述第一存储器区段设置在所述衬底与所述第二存储器区段之间。所述第一存储器区段包括闪存单元结构，且所述第二存储器区段包括可变电阻存储单元结构。所述闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于所述衬底上且连接到所述至少一个单元串。所述位线在垂直方向上夹置在所述至少一个单元串与所述第二存储器区段之间且连接到所述第二存储器区段。根据本专利技术概念的示例性实施例，提供一种如下的半导体器件。第一存储器区段及第二存储器区段在垂直方向上依序堆叠在衬底的顶表面上。所述第一存储器区段包括：电极结构，包括沿所述垂直方向堆叠在所述衬底的所述顶表面上的栅极电极；沟道结构，穿透所述电极结构；以及位线，位于所述电极结构上且连接到所述沟道结构。所述位线夹置在所述第一存储器区段的所述电极结构与所述第二存储器区段之间。所述第二存储器区段包括连接到所述位线的可变电阻存储单元。附图说明通过参照附图详细阐述本专利技术概念的示例性实施例，本专利技术概念的这些及其他特征将变得更显而易见，在附图中：图1示出根据本专利技术概念示例性实施例的半导体器件内的配置的简化剖视图。图2至图4示出图1所示第一存储器区段上的存储单元阵列的电路图。图5示出图1所示第二存储器区段上的存储单元阵列的电路图。图6示出图1所示第二存储器区段上的单位存储单元的电路图。图7A示出根据本专利技术概念示例性实施例的半导体器件内的配置的简化剖视图。图7B示出图7A所示半导体器件内的配置的简化平面图。图8A示出根据本专利技术概念示例性实施例的半导体器件内的配置的简化剖视图。图8B示出图8A所示半导体器件内的配置的简化平面图。图9示出根据本专利技术概念示例性实施例的半导体器件的单元阵列的平面图。图10示出沿图9所示线I-I'及线II-II'截取的剖视图。图11示出根据本专利技术概念示例性实施例的半导体器件的平面图。图12示出沿图11所示线III-III'及线IV-IV'截取的剖视图。图13示出根据本专利技术概念示例性实施例的可变电阻存储单元的剖视图。图14A及图14B示出各自示出根据本专利技术概念示例性实施例的可变电阻元件的实例的剖视图。图15示出根据本专利技术概念示例性实施例的半导体器件的单元阵列的剖视图。[符号的说明]10：第一存储器区段20：第二存储器区段30：外围电路区段30A、30B、30C、30D：侧100：衬底101：下部结构122：下顶盖绝缘层124：上顶盖绝缘层126：第一层间介电层128：第二层间介电层130：缓冲绝缘层132：第三层间介电层134：第四层间介电层140：绝缘层150：栅极电极150a：上单元栅极电极150b：下单元栅极电极150g：地选择栅极电极150L：栅极电极/最下栅极电极150s：串选择栅极电极150U：栅极电极/最上栅极电极155：水平绝缘体158：栅极介电图案160：垂直绝缘体170：掩埋绝缘图案180：导电垫182：分隔绝缘图案184：共源极区190：下接触件192：辅助导电线192a：第一辅助导电线192b：第二辅助导电线196：上接触件197：上垫接触件200：位线210：上垫线250：导电线1000：半导体器件BC：掩埋接触件BE：底部电极BEC：底部电极接触件BG：后栅极线BGT：后栅极晶体管BL、BL0、BL1～BLm-1、BLm：位线CH：沟道结构CL1：第一外围电线CL2：第二外围电线CL3：第三外围电线CSL：共源极线CSP：共源极塞CSTR：单元串CSTR1：上串CSTR2：下串CT1：第一外围导电接触件CT2：第二外围导电接触件D1：第一方向D2：第二方向D3：第三方向ES：电极结构GSL：地选择线GST：地选择晶体管HSP：水平半导体图案I-I'、II-II'、III-III'、IV-IV'：线L1：第一导电线L2：第二导电线LSP：下半导体图案Ma、Mb：磁化方向MC：存储单元MCT：存储单元晶体管MCT1：上存储单元晶体管/存储单元晶体管MCT2：下存储单元晶体管/存储单元晶体管MS1：第一磁性结构MS2：第二磁性结构PC：下垫接触件PCL：下垫线SE：选择元件SP：侧绝缘间隔件SSL：串连接线SST：串选择晶体管TBR：隧道势垒图案TE：顶部电极USP：上半导体图案VMC：可变电阻存储单元VP：垂直图案VR：可变电阻元件VSP1：第一垂直半导体图案VSP2：第二垂直半导体图案WL0、WL1、WL2、WL3～WLn-2、WLn-1、WLn：字线具体实施方式以下将参照附图详细阐述本专利技术概念的示例性实施例。然而，本专利技术概念可被实施为不同的形式而不应被视为仅限于本文所述实施例。在图中，为清晰起见可夸大层及区的厚度。在本说明书通篇及所有的图中，相同的参考编号可指代相同的元件。图1示出根据本专利技术概念示例性实施例的半导体器件内的配置的简化剖视图。参照图1，半导体器件1000包括位于衬底100上的第一存储器区段10及第二存储器区段20。第一存储器区段10位于衬底100与第二存储器区段20之间。第一存储器区段10与第二存储器区段20沿与衬底100的顶表面垂直的方向依序堆叠在衬底100上。举例来说，第一存储器区段10及第二存储器区段20垂直堆叠在衬底100的顶表面上。第一存储器区段10可包括闪存单元阵列，且第二存储器区段20可包括可变电阻存储单元结构。举例来说，第一存储器区段10可用作主存储器，且第二存储器区段20可用作缓冲存储器。图2至图4示出图1所示第一存储器区段上的存储单元本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：第一存储器区段，位于衬底上；第二存储器区段，垂直堆叠在所述第一存储器区段上，其中所述第一存储器区段设置在所述衬底与所述第二存储器区段之间，其中所述第一存储器区段包括闪存单元结构，且所述第二存储器区段包括可变电阻存储单元结构，其中所述闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于所述衬底上且连接到所述至少一个单元串，且其中所述位线在垂直方向上夹置在所述至少一个单元串与所述第二存储器区段之间且连接到所述第二存储器区段。

【技术特征摘要】
2017.06.13 KR 10-2017-00743701.一种半导体器件，其特征在于，包括：第一存储器区段，位于衬底上；第二存储器区段，垂直堆叠在所述第一存储器区段上，其中所述第一存储器区段设置在所述衬底与所述第二存储器区段之间，其中所述第一存储器区段包括闪存单元结构，且所述第二存储器区段包括可变电阻存储单元结构，其中所述闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于所述衬底上且连接到所述至少一个单元串，且其中所述位线在垂直方向上夹置在所述至少一个单元串与所述第二存储器区段之间且连接到所述第二存储器区段。2.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器区段用作主存储器，且所述第二存储器区段用作缓冲存储器。3.根据权利要求1所述的半导体器件，其特征在于，其中所述第二存储器区段的所述可变电阻存储单元结构包括连接到所述位线的至少一个第二存储单元。4.根据权利要求3所述的半导体器件，其特征在于，其中所述第二存储器区段包括连接到所述第二存储单元的导电线，且其中所述第二存储单元相对于所述衬底位于所述位线与所述导电线之间的高度处。5.根据权利要求4所述的半导体器件，其特征在于，其中所述位线在与所述衬底的顶表面平行的第一方向上延伸，其中所述导电线在与所述衬底的所述顶表面平行的第二方向上延伸，所述第二方向与所述第一方向交叉，且其中在平面图中，所述第二存储单元位于所述位线与所述导电线之间的交叉部位处。6.根据权利要求4所述的半导体器件，其特征在于，其中所述第二存储单元包括可变电阻元件及选择元件，所述可变电阻元件与所述选择元件彼此串联连接在所述位线与所述导电线之间，且其中所述选择元件选择性地控制流过所述可变电阻元件的电流。7.根据权利要求6所述的半导体器件，其特征在于，其中所述选择元件包含呈非晶状态的硫属化物材料。8.根据权利要求6所述的半导体器件，其特征在于，其中所述可变电阻元件包括磁性隧道结图案。9.根据权利要求4所述的半导体器件，其特征在于，还包括：外围电路区段，位于所述衬底上；外围导电接触件，在水平方向上与所述第二存储单元间隔开且相对于所述衬底位于与所述第二存储单元的高度相同的高度处；以及外围电线，在水平方向上与所述导电线间隔开且相对于所述衬底位于与所述导电线的高度相同的高度处，其中所述外围电线通过所述外围导电接触件连接到所述外围电路区段。10.根据权利要求9所述的半导体器件，其特征在于，其中所述外围电线与所述外围导电接触件包含相同的材料。11.根据权利要求9所述的半导体器件，其特征在于，其中所述外围电路区段夹置在所述衬底与所述第一存储器区段之间。12.根据权利要求9所述的半导体器件，其特征在于，其中所述第一存储器区段与所述外围电路区段并排设置在所述衬底上。13.根据权利要求1所述的半导体器件，其特征在于，...

【专利技术属性】
技术研发人员：李吉镐，高宽协，林濬熙，金泓秀，田昌勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR