具有掉电保护的输出驱动制造技术

在所描述的示例中，接口器件(300)包括沿着p掺杂衬底(204)的水平表面的NPN结构(Q1)。NPN结构(300)具有耦合到输出端子(106)的第一n掺杂区(242)、围绕第一n掺杂区(242)并且耦合到输出端子(107)的p掺杂区(232、243、245)以及通过p掺杂区(243)与第一n掺杂区(242)分离的第二n掺杂区(244)。接口器件(300)还包括沿p掺杂衬底(204)的垂直深度的PNP结构(230)。PNP结构(230)包括p掺杂区(243)、在p掺杂区(243)下方的n掺杂层(234)以及p掺杂衬底(204)。有利地，接口器件(300)可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。

【技术实现步骤摘要】
【国外来华专利技术】具有掉电保护的输出驱动
技术介绍
集成电路和电子器件包括驱动器电路，其用于通过接口连接在两个或更多个系统之间，该两个或更多个系统在不同的电压范围中操作。驱动器电路典型地包括输出驱动器，以提供高压侧(HS)和低压侧(LS)操作。例如，输出驱动器可包括HS驱动器电路和LS驱动器电路。HS驱动器电路经配置以在输出端子处传递HS输出(例如，VDD+电压)，然而LS驱动器电路经配置在输出端子处传递LS输出(例如，VDD-电压)。在掉电模式期间，HS驱动器电路和LS驱动器电路都不被启动。然而，输出端子可以从负载接受高电压斜坡。高电压斜坡可以是正的或负的，可以比输出电压更大。如果驱动器电路未被保护，高电压可对LS驱动器电路和负载造成损坏。
技术实现思路
在所描述的示例中，接口器件包括沿着p掺杂衬底的水平表面的NPN结构。NPN结构具有耦合到输出端子的第一n掺杂区、围绕第一n掺杂区并且耦合到输出端子的p掺杂区以及通过p掺杂区与第一n掺杂区分离的第二n掺杂区。接口器件还包括沿p掺杂衬底的垂直深度的PNP结构。PNP结构包括p掺杂区、在p掺杂区下方的n掺杂层以及p掺杂衬底。有利地，接口器件可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。附图说明图1示出了根据示例实施例的一方面的接口器件的示意图。图2A示出了根据示例实施例的一方面的低压侧(LS)驱动器电路的示意图。图2B示出了根据示例实施例的一方面的LS驱动器电路器件的横截面图。图3A示出了根据示例实施例的一方面的具有掉电保护的LS驱动器电路的示意图。图3B示出了根据示例实施例的一方面的具有掉电保护的LS驱动器电路的横截面图。具体实施方式在不同的图中类似的参考符号指示类似的元素。图形是未按比例绘制的。示例实施例提供了一种用于在掉电模式期间保护驱动器电路免受高电压斜坡影响的解决方案。在所描述的示例中，低压侧驱动器电路具有一个带有高击穿电压的寄生双极型结构。高击穿电压抑制了寄生可控硅整流器(SCR)结构的闭锁效应。有利地，所描述的低压侧驱动器可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。图1示出了根据示例实施例的一方面的接口器件100的示意图。接口器件100经配置以从高压侧(HS)电压供给端子102和低压侧(LS)电压供给端子104接收电源电压。例如，在一个实施方式中，HS电压供给端子102经配置以接收范围为2V到7V的HS电压VDD+，然而LS电压供给端子104经配置接收范围为-7V到-2V的LS电压VDD-。接口器件100经配置以基于输入生成在HS电压(例如，VDD+)和LS电压(例如，VDD-)之间的输出。输出被传递到输出端子106。负载可以耦合到输出端子106以接收接口器件100的输出。负载可以是内部负载，其可以是包含接口器件100的集成电路的一部分。替代性地，负载可以是用于与接口器件100集成的外部负载。接口器件100包括HS控制电路112、LS控制电路114、HS驱动器电路122以及LS驱动器电路124。电路112、114、122和124可以被制造到集成电路管芯中。替代性地，电路112、114、122和124可以是分立元件，用于合并在印刷电路板上。HS控制电路112耦合到HS电压供给端子102，然而LS控制电路114耦合到LS电压供给端子104。基于提供给接口器件100的输入，HS控制电路112控制HS驱动器电路122的操作，并且LS控制电路114控制LS驱动器电路124的操作。例如，当HS控制电路112激活HS驱动器电路122时，HS驱动器电路122将HS电压(例如，VDD+在大约+5.5V)传递到输出端子106。同样，当LS控制电路114激活LS驱动器电路124，LS驱动器电路124将LS电压(例如，VDD-在大约-5.5V)传递到输出端子106。在掉电模式期间，HS控制电路112和LS控制电路114都不驱动HS驱动器电路122或者LS驱动器电路124。然而，输出端子106可从负载接收电压斜坡。在某些情况下，电压斜坡的大小可超过HS电源电压或LS电源电压中任何一个的大小相当大的裕量(margin)(例如，大于50％)。例如，在输出端子106处接收的电压斜坡的范围可以为+12V到-12V，其中HS电源电压在+5V，以及LS电源电压在-5V。面对高电压斜坡，LS驱动器电路124可以进入击穿模式，从而从输出端子106和负载传导高电流。图2A示出根据示例实施例的一方面的低压侧(LS)驱动器电路200的示意图。LS驱动器电路200可用于实施如图1所示和所描述的LS驱动器电路124。一般地，LS驱动器电路包括LS输入端子202、第一晶体管Q1以及第二晶体管Q2。第一晶体管Q1具有耦合到LS输入端子202的控制栅极212、耦合到输出端子106的第一端子214、耦合到浮动连接(浮动引线)203的第二端子216以及耦合到第二端子216的背栅端子218。第一晶体管Q1可以通过N沟道金属氧化物半导体(NMOS)晶体管和/或N沟道漏极扩展MOS(DENMOS)晶体管来实施。如果第一晶体管Q1由NMOS晶体管来实施，其漏极区可经由第一端子214被访问，其源极区可经由第二端子216被访问，以及其体区可经由背栅端子218被访问。同样地，第二晶体管Q2具有耦合到LS输入端子202的控制栅极222、耦合到LS电压供给端子104的第一端子224、耦合到浮动连接203的第二端子226以及耦合到第二端子226的背栅端子228。第二晶体管Q2通过N沟道金属氧化物半导体(NMOS)晶体管和/或N沟道漏极扩展MOS(DENMOS)晶体管来实施。如果第二晶体管Q2由NMOS晶体管来实施，其漏极区可经由第一端子224被访问，其源极区可经由第二端子226被访问，以及其体区可经由背栅端子228被访问。经由浮动连接203，第一晶体管Q1的栅极区(经由第二端子216)耦合到第二晶体管Q2的源极区(经由第二端子226)。并且经由浮动连接203，第一晶体管Q1的体区(经由背栅端子218)耦合到第二晶体管Q2的体区(经由背栅端子228)。第一晶体管Q1和第二晶体管Q2每个都与寄生可控硅整流器(SCR)结构(即，垂直点线的右侧)相关联。这些寄生SCR结构可影响LS驱动器电路200的掉电操作。第一寄生SCR结构包括寄生PNP结构230和寄生NPN结构240，其二者都与第一晶体管Q1相关联。寄生PNP结构230包括耦合到背栅端子218的p型集电极、在第一隔离引线ISO1中浮动的n型基极、以及在p型衬底204中形成的p型发射极。寄生NPN结构240包括耦合到输出端子106的n型发射极、与寄生PNP结构230的p型集电极连接的p型基极以及通过在第一隔离引线ISO1中浮动来与PNP结构230的n型基极连接的n型集电极。第二寄生SCR结构包括寄生PNP结构250和寄生NPN结构260，其二者都与第二晶体管Q2相关联。寄生PNP结构250包括耦合到背栅端子228的p型集电极、耦合到第二隔离引线ISO2的n型基极以及在p型衬底204中形成并且耦合到其n型基极的p型发射极。寄生NPN结构260包括耦合到LS电压供给端子104的n型发射本文档来自技高网...

【技术保护点】
1.一种器件，其包含：p掺杂衬底，其具有水平表面和垂直于所述水平表面延伸的垂直深度；输出端子；NPN结构，其沿所述水平表面，所述NPN结构包括：第一n掺杂区，其耦合到所述输出端子；p掺杂区，其围绕所述第一n掺杂区并且耦合到所述输出端子；以及第二n掺杂区，其通过所述p掺杂区与所述第一n掺杂区分离；以及PNP结构，其沿所述垂直深度，所述PNP结构包括所述p掺杂区、在所述p掺杂区下方的n掺杂层以及所述p掺杂衬底。

【技术特征摘要】
【国外来华专利技术】2016.03.01 US 62/301,804;2016.12.21 US 15/386,2521.一种器件，其包含：p掺杂衬底，其具有水平表面和垂直于所述水平表面延伸的垂直深度；输出端子；NPN结构，其沿所述水平表面，所述NPN结构包括：第一n掺杂区，其耦合到所述输出端子；p掺杂区，其围绕所述第一n掺杂区并且耦合到所述输出端子；以及第二n掺杂区，其通过所述p掺杂区与所述第一n掺杂区分离；以及PNP结构，其沿所述垂直深度，所述PNP结构包括所述p掺杂区、在所述p掺杂区下方的n掺杂层以及所述p掺杂衬底。2.根据权利要求1所述的器件，其进一步包含：金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的漏极区；在所述第一n掺杂区中的源极区；在所述p掺杂区中并且在所述漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。3.根据权利要求1所述的器件，其进一步包含：浮动引线，其耦合到所述第二n掺杂区。4.根据权利要求3所述的器件，其进一步包含：第一开关，其耦合在所述p掺杂区和所述输出端子之间；以及第二开关，其耦合在所述p掺杂区和所述浮动引线之间。5.根据权利要求3所述的器件，其进一步包含：电压供给端子；以及第二NPN结构，其沿所述水平表面并邻近所述NPN结构，所述第二NPN结构包括：第三n掺杂区，其耦合到所述浮动引线；第二p掺杂区，其围绕所述第三n掺杂区并且耦合到所述电压供给端子；以及第四n掺杂区，其通过所述第二p掺杂区与所述第三n掺杂区分离，所述第四掺杂区耦合到所述电压供给端子。6.根据权利要求5所述的器件，其进一步包含：金属氧化物半导体晶体管，其具有：在所述第三n掺杂区中的漏极区；在所述第四n掺杂区中的源极区；在所述第二p掺杂区中并且在所述漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。7.根据权利要求1所述的器件，其进一步包含：漏极扩展金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的扩展的漏极区；在所述第一n掺杂区中的源极区；在所述p掺杂区中并且在所述扩展的漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。8.根据权利要求1所述的器件，其中所述p掺杂区包括：定位在所述第一n掺杂区和所述第二n掺杂区之间的p掺杂沟道区；侧向地围绕所述第一n掺杂区和所述第二n掺杂区的p掺杂侧区；以及支撑和连接所述p掺杂沟道区和所述p掺杂侧区的p掺杂掩埋层。9.根据权利要求1所述的器件，其进一步包含：n掺杂侧壁，其侧向地围绕所述p掺杂区，所述n掺杂侧壁邻接所述n掺杂层。10.一种集成电路，其包含：衬底，其具有水平表面；电压供给端子；输出端子；第一晶体管，其包括：第一n掺杂区，其耦合到所述输出端子；第一p掺杂区，其围绕所述第一n掺杂区并且耦合到所述输出端子；以及第二n掺杂区，其通过所述第一p掺杂区与所述第一n掺杂区分离；第二晶体管，其包括：第三n掺杂区；第二p掺杂区，其围绕所述第三n掺杂区并且耦合到所述电压供给端子；以及第四n掺杂区，其通过所述第二p掺杂区与所述第三n掺杂区分离，所述第四n掺杂区耦合到所述电压供给端子；以及浮动引线，其耦合在所述第二n掺杂区和所述第三n掺杂区之间。11.根据权利要求10所述的集成电路，其中所述第一晶体管包括金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的漏极区；在所述第一n掺杂区中...

【专利技术属性】
技术研发人员：X·吴，R·克勒斯，S·普拉萨德，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US