一种保持时序逻辑电路时序准确的新型结构制造技术

技术编号:19845922 阅读:53 留言:0更新日期:2018-12-21 23:40
为了解决现有现有的时序逻辑电路易发生时序紊乱的问题,本实用新型专利技术提出一种保持时序逻辑电路时序准确的新型结构,其包括两个及两个以上DFF,数据输入信号DATA从第一个DFF的数据输入端接入,时钟输入信号CLOCK从最后一个DFF开始接入,时钟输入信号在进入各DFF前用延迟器或反相器进行延时。

【技术实现步骤摘要】
一种保持时序逻辑电路时序准确的新型结构
本技术涉及一种保持时序逻辑电路时序准确的新型结构,特别是涉及一种D触发器(DFF)的时序逻辑电路的时序准确性的电路结构,属于集成电路领域。
技术介绍
如图1所示,时序逻辑电路,主要由存储电路和组合逻辑电路两部分组成。组合逻辑电路的特点是输入的变化直接反映了输出的变化,其输出的状态仅取决于输入的当前的状态,与输入、输出的原始状态无关。而时序逻辑电路是一种输出不仅与当前的输入有关,而且与其输出状态的原始状态有关,其相当于在组合逻辑电路的输入端加上了一个反馈输入,在其电路中有一个存储电路,其可以将输出的状态保持住。为了方便下文能够讲清楚时序逻辑电路的时序紊乱问题,在这里先引入现态(Presentstate)和次态(Nextstate)的概念。DFF为一种常见的时序逻辑电路的基本逻辑单元,应用很广,可用作数字信号寄存、移位寄存、分频和波形发生器等,其具有两个稳定状态,即“0”和“1”,在一定外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。如图2所示,是包含有(n+2)个DFF的时序逻辑电路。当该电路在理想状态下工作时,在时钟输入信号的上升沿时,DFF0中的输出信号进入到DFF1,DFF1中的输出信号进入到DFF2,以此类推,DFFn中的输出信号进入到DFFn+1中,最后一个DFFn+1才能输出正确的信号。然而需要保持该时序电路的准确性,其实非常困难,必须要预先知道各个单独的DFF的数据保存时间、时钟输入信号CLOCK到达各个单独的DFF的延迟时间,这样才能合理安排电路。然而想要合理安排电路,却是极其困难的,尤其是在DFF的数量较多的情况下。实际情况时,L0-Ln+1的距离肯定大于L0-Ln或L0-Ln-1的距离,这样就会导致时钟输入信号CLOCK先到达前一个DFF,从而导致前一个DFF的输出信号无法及时地输入到下一个DFF,从而导致最后一个DFFn+1无法输出正确的信号,这里简称这种现象为时序逻辑电路发生时序紊乱。为了方便同行业的其他人更清楚地理解本技术提及的时序紊乱问题,此处用含有2个DFF的时序逻辑电路来说明本技术的困难点。现态时,DFF0的输出状态为“0”,DFF1的输出状态为“1”,理论情况下,次态时,DFF0的输出状态“0”进入到DFF1中。实际情况时,由于L0-L1之间的距离较长,那么时钟输入信号CLOCK先到达L0,后到达L1。在时钟输入信号的上升沿时,由于时钟输入信号CLOCK在到达DFF1有延迟,会使得DFF0的输出状态“0”来不及进入DFF1,则DFF0中的数据“0”只能存留在DFF0中,无法输出,而DFF0的数据输入端的输入信号“1”则无法进入DFF0,只能经过DFF0后直接输入到DFF1中,从而导致了最终的DFF1信号输出错误。申请号为CN201511026477.8的在线专利提供了一种DFF的数据保持时间的测量电路,其数据输入信号由时钟输入信号通过一反相器反向后得到,并在DFF的数据输入端接入延迟器,与本技术要解决的问题不同,且该电路中的延迟器有严格的要求,故该在先专利应当不影响本技术的新颖性。为了解决以上含有DFF的时序逻辑电路的时序紊乱问题,本技术提供一种能够保持时序准确的时序逻辑电路结构。采用本技术的结构,无需预先知道电路中每个DFF的延迟时间,也无需特别在意时钟输入信号进入到每个DFF的延迟时间,但是却能保证时序逻辑电路的时序正常,绝对不会紊乱。
技术实现思路
本技术涉及一种保持时序逻辑电路时序准确的新型结构。一种保持时序逻辑电路时序准确的新型结构,其包括n个DFF,各所述的DFF的时钟输入端连接时钟输入信号CLOCK,所述的时钟输入信号CLOCK从最后一个DFF开始接入,依次经过连接的倒数第二个DFF、倒数第三个DFF,直至第一个DFF;数据输入信号DATA从第一个DFF输入、然后依次经过第二个DFF、第三个DFF,直至最后一个DFF,并在时钟输入信号CLOCK的上升沿同步触发DFF的数据输出。进一步的,各所述的DFF的复位清零端都连接复位清零信号。进一步的,所述的n个DFF之间含有最多(n-1)个逻辑电路101,n为≥2的自然数,最少含有一个逻辑电路101。进一步的,所述的时钟输入信号CLOCK从最后一个DFF接入后,不存在时间延迟现象。进一步的,所述的时钟输入信号CLOCK从最后一个DFF接入后,若存在时间延迟,则时钟输入信号CLOCK将会先进入DFFn-1,然后进入DFFn-2,然后进入DFFn-3,以此类推,最终进入DFF0。进一步的,为了保证各DFF之间有时间延迟现象,在时钟输入信号进入所述的第k个DFF前增加至少一个延迟器102;更进一步的,k为1至(n-1)中的任意一个值;更进一步的,k包括1至(n-1)中的所有值。进一步的,所述各延迟器102可以具有相同的延时,也可以具有不同的延时。进一步的,所述各延时器的延时>0即可,无严格限定范围。进一步的,为了保证所述各DFF之间有时间延迟现象,在时钟输入信号CLOCK进入所述的第k个DFF前增加p个反相器103,更进一步的,p为2的整数倍;更进一步的,k为1至(n-1)中的任意一个或几个值;更进一步的,k包括1至(n-1)中的所有值。进一步的,所述的反相器103使得时钟输入信号发生180度反转。进一步的,所述的反相器103有一定的延时作用。为了使本领域的技术人员更好的理解本技术的内容,以下将结合具体实施案例来阐述本技术的思想。可以理解的,此处所描述的具体实施例仅仅用以解释本技术,并不用于限定本技术的权利范围。凡在本技术的精神和原则之内所做的任何修改、同等替换和改进等,均包含在本技术的保护范围之内。附图说明:图1是时序逻辑电路结构图。图2是含有n个DFF的普通时序逻辑电路结构图。图3是含有2个DFF的普通时序逻辑电路结构图。图4是本技术的一种保持时序逻辑电路时序准确的新型结构的示意图。图5是时钟输入信号CLOCK经过一反相器103后的信号输出示意图。图6是本技术的实施方案一的电路结构图。图7是本技术的实施方案二的电路结构图。图8是本技术的实施方案三的电路结构图。主要元件符号说明:组合逻辑电路101延迟器102反向器103D触发器DFF如下具体实施方式将结合上述附图进一步说明本技术。具体实施方式具体实施案例1:如图6所示,本技术的时序逻辑电路中包含两个DFF,两个DFF之间含有组合逻辑电路101。DFF0和DFF1的时钟输入端连接时钟信号,时钟输入信号CLOCK从DFF1开始输入,在L0-L1之间装有两个反相器103,L1-P之间装有两个反相器103,这两个反相器有一定的延时作用。数据输入信号DATA从DFF0输入端接入。工作原理:当实施案例1中的时序逻辑电路工作时,数据输入信号DATA从DFF0输入端接入,现态时,DFF0中的数据信号为“0”,DFF1中的数据信号为“1”。次态时,时钟输入信号CLOCK按照P-L1的轨迹进入到DFF1,因为P-L1包含有两个反相器,则时钟信号经过两次反向后,仅仅完成了时间的延迟输入,但是信号不会改变。于是,DFF0中的数据信号“0”进入本文档来自技高网
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【技术保护点】
1.一种保持时序逻辑电路时序准确的新型结构,其包括n个DFF,各所述的DFF的时钟输入端连接时钟输入信号CLOCK,其特征在于:所述的时钟输入信号CLOCK从最后一个DFF开始接入,依次经过连接的倒数第二个DFF、倒数第三个DFF,直至第一个DFF;数据输入信号DATA从第一个DFF输入、然后依次经过第二个DFF、第三个DFF,直至最后一个DFF,并在时钟输入信号CLOCK的上升沿同步触发DFF的数据输出。

【技术特征摘要】
2017.03.14 CN 20172024259121.一种保持时序逻辑电路时序准确的新型结构,其包括n个DFF,各所述的DFF的时钟输入端连接时钟输入信号CLOCK,其特征在于:所述的时钟输入信号CLOCK从最后一个DFF开始接入,依次经过连接的倒数第二个DFF、倒数第三个DFF,直至第一个DFF;数据输入信号DATA从第一个DFF输入、然后依次经过第二个DFF、第三个DFF,直至最后一个DFF,并在时钟输入信号CLOCK的上升沿同步触发DFF的数据输出。2.如权利要求1所述的保持时序逻辑电路时序准确的新型结构,其特征在于:所述的n个DFF之...

【专利技术属性】
技术研发人员:江石根
申请(专利权)人:苏州格美芯微电子有限公司
类型:新型
国别省市:江苏,32

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