薄膜晶体管及其制备方法、阵列基板技术

技术编号:19832258 阅读:31 留言:0更新日期:2018-12-19 17:47
本申请公开了一种薄膜晶体管及其制备方法、阵列基板,该制备方法包括:在衬底基板上形成图案化的栅极层;在图案化的栅极层上形成栅极绝缘层;在栅极绝缘层上形成半导体层;通过干法刻蚀在半导体层上形成沟道区;在半导体层上制备第一保护层及源漏层,其中源漏层的形成采用湿法刻蚀。通过上述方式,本申请能够解决薄膜晶体管沟道区长度的设计瓶颈,提升薄膜晶体管器件的充电率,优化产品显示品质。

【技术实现步骤摘要】
薄膜晶体管及其制备方法、阵列基板
本申请涉及显示
,特别是涉及一种薄膜晶体管及其制备方法、阵列基板。
技术介绍
随着信息社会的发展,人们对显示设备的需求得到了增长,因而也推动了液晶面板行业的快速发展,面板的产量不断提升,对产品的品质及良率也有了更高要求,提升产品质、降低不良率、节约成本成为面板行业的主题。目前TFTLCD模组结构中,阵列基板主要起到控制每个像素的开关,进而控制画面显示。阵列基板电路设计主要分面外走线和面内走线,面内设计中最关键的就是薄膜晶体管(ThinFilmTransistor,TFT),TFT器件的重要参数之一是充电率,充电率与TFT的沟道宽度(channelwidth)与沟道长度(channellength)的比值相关。理论上宽度越大,长度越小,充电率越高。实际设计过程中,宽度很容易通过设计进行加大,但是长度因为受到制程能力的限制,无法做到很小。目前最短的沟道长度最短只能做到大概3.5um~4um,因为设计加大宽度会影响到开口率,所以TFT充电率受到一定的限制。
技术实现思路
本申请提供一种薄膜晶体管及其制备方法、阵列基板,能够解决薄膜晶体管沟道区长度的设计瓶颈,进一步提升薄膜晶体管器件的充电率,优化产品显示品质。为解决上述技术问题,本申请采用的一个技术方案是:提供一种薄膜晶体管的制备方法,所述制备方法包括:在衬底基板上形成图案化的栅极层;在所述图案化的栅极层上形成栅极绝缘层;在所述栅极绝缘层上形成半导体层;通过干法刻蚀在所述半导体层上形成沟道区;在所述半导体层上制备第一保护层及源漏层,其中所述源漏层的形成采用湿法刻蚀。为解决上述技术问题,本申请采用的另一个技术方案是:提供一种薄膜晶体管,所述薄膜晶体管包括:栅极层,形成于与衬底基板上;栅极绝缘层,形成于所述栅极层上;半导体层,形成于所述栅极绝缘层上,所述半导体层上具有沟道区,所述沟道区采用干法蚀刻形成;第一保护层,形成于所述半导体层上;源漏层,形成于所述第一保护层上。为解决上述技术问题,本申请采用的又一个技术方案是:提供一种阵列基板,所述阵列基板包括上述任一项所述的薄膜晶体管。本申请的有益效果是:提供一种薄膜晶体管及其制备方法、阵列基板,通过改变薄膜晶体管中沟道区的形成制程,即将形成薄膜晶体管中沟道区的干法蚀刻和湿法蚀刻两种制程分开,可以解决了薄膜晶体管沟道区长度的设计瓶颈,进一步提升薄膜晶体管器件的充电率,优化产品显示品质。附图说明图1是本申请薄膜晶体管制备方法第一实施方式的流程示意图图2是本申请薄膜晶体管一实施方式的制备示意图;图3是本申请薄膜晶体管一实施方式的结构示意图;图4是本申请步骤S3一实施方式的流程示意图;图5是本申请沟道区一实施方式的制备示意图;图6是本申请步骤S4一实施方式的流程示意图;图7是本申请步骤S5一实施方式的流程示意图;图8是本申请阵列基板一实施方式的结构示意图。具体实施方式下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。请参阅图1,图1为本申请薄膜晶体管制备方法一实施方式的流程示意图,如图1所示,本申请提供的薄膜晶体管制备方法包括如下步骤:S1,在衬底基板上形成图案化的栅极层。结合图2及图3,图2为本申请薄膜晶体管一实施方式的制备示意图,图3为本申请薄膜晶体管一实施方式的结构示意图。步骤S1中,首先提供一衬底基板图未示,衬底基板可以为透明材质,具体可以是玻璃、陶瓷基板或者透明塑料等任意形式的基板,此处本申请不做具体限定。进一步,在衬底基板上沉积一金属膜层,本实施例中,金属膜层的沉积方法可以采用物理气相沉积,在其它实施例中,还可以采用其它沉积方式,例如溅射沉积,化学气相沉积等等。该金属膜层的材料可以为铝、钼以及铜中的一种或者多种的组合,此处不做具体限定。采用光刻工艺对金属膜层进行图案化,以形成具有图案化的栅极层110。其中,光刻工艺进一步包括对该金属膜层依次进行曝光、显影、蚀刻以及剥离等制程,已完成对所述金属膜层的图案化。其中,对该金属膜层的蚀刻可以采用腐蚀速率快、各向异性差且成本低的湿法蚀刻,当然也可以是其他蚀刻方法,此处不作具体限定。S2,在图案化的栅极层上形成栅极绝缘层。步骤S2中,栅极层110形成后,进一步在栅极层110上制备栅极绝缘层120,栅极绝缘层120可以使得栅极层110和半导体130层以及源漏层150绝缘,并提供场通道而非电流通道。可选地,栅极绝缘层120一般选用具有高体积电阻率以防止漏电以及还必须具有高纯度以便不掺杂邻近的半导体层130,本实施例中的栅极绝缘层120的材料可以选用氮化硅(SiNx)。S3,在栅极绝缘层上形成半导体层。如图4,本申请中半导体层130的形成进一步包括如下子步骤:S31,在栅极绝缘层上制备非晶硅层及掺杂的非晶硅层。可选地,步骤S31中在栅极绝缘层120上形成非晶硅层131(a-Si),其中非晶硅层131为主要的沟道层。进一步在非晶硅层131上形成掺杂的非晶硅层132,其中,掺杂的非晶硅层132可以采用掺杂磷的非晶硅层(N+a-Si),作为栅极层110和半导体层130的欧姆接触层,以此来降低界面的电位差。S32,在掺杂的非晶硅层上形成图形化的光阻层。本实施例中,在掺杂的非晶硅层132上沉积光阻层,并对该光阻层进行曝光、显影处理,以形成图案化的光阻层。S33,采用干法蚀刻形成半导体层。进一步,采用干法蚀刻,以及剥离等制程形成图案化半导体层130。S4,通过干法刻蚀在半导体层上形成沟道区。请进一步结合图5,图5为本申请沟道区一实施方式的制备示意图。现有技术中,薄膜晶体管沟道区的一般形成是由源漏层连续经过湿法蚀刻和干法蚀刻制程形成,所以曝光制程制作出的沟道长度会受到湿法蚀刻和干法蚀刻两道制程的限制,例如像素电极(ITO)曝光时可以曝出2.25um~2.5um的空间,但是源漏层曝光时却不能曝出2.25um~2.5um的沟道长度,故本申请中是将湿法蚀刻和干法蚀刻两道制程分开,避免沟道长度收到湿法蚀刻的影响,从而在现有曝光机解析度能力下,制作出更小沟道长度的薄膜晶体管。可选地,采用本申请的制备方法制备出的沟道区的长度的范围可以达到2.25um~2.5um,具体可以是2.25um、2.3752um、2.5um等等,此处不做进一步限定。具体如图6,本申请中步骤S4进一步包括如下子步骤:S41,在半导体层上涂覆光阻层。S42,采用掩膜板在光阻层上形成具有外露半导体层的镂空区。采用掩膜板可以采用半色调掩膜板(HalfToneMask)或单缝掩膜板(SingleSlitMask,SSM)掩膜板中的一种,以便用于上述光阻层选择性曝光,其中,半导体层130的岛区选用的材料的遮光率为100%,而沟道区选用半透光或者单狭缝设计。本实施例中,采用半色调掩膜板对上述的光阻层200进行曝光显影后,形成如图5中a)所示,可以看到半导体层130的岛区部分的光阻层200被显影掉,光阻层200上形成有镂空结构A。进一步,采用干法蚀刻去除半导体层130上未被光阻层200遮挡的部分本文档来自技高网...

【技术保护点】
1.一种薄膜晶体管的制备方法,其特征在于,所述制备方法包括:在衬底基板上形成图案化的栅极层;在所述图案化的栅极层上形成栅极绝缘层;在所述栅极绝缘层上形成半导体层;通过干法刻蚀在所述半导体层上形成沟道区;在所述半导体层上制备第一保护层及源漏层,其中所述源漏层的形成采用湿法刻蚀。

【技术特征摘要】
1.一种薄膜晶体管的制备方法,其特征在于,所述制备方法包括:在衬底基板上形成图案化的栅极层;在所述图案化的栅极层上形成栅极绝缘层;在所述栅极绝缘层上形成半导体层;通过干法刻蚀在所述半导体层上形成沟道区;在所述半导体层上制备第一保护层及源漏层,其中所述源漏层的形成采用湿法刻蚀。2.根据权利要求1所述的制备方法,其特征在于,所述通过干法刻蚀在所述半导体层上形成沟道区包括:在所述半导体层上涂覆光阻层;采用掩膜板在所述光阻层上形成具有外露所述半导体层的镂空区;采用干法蚀刻在所述半导体层和所述镂空区对应的位置形成所述沟道区。3.根据权利要求2所述的制备方法,其特征在于,所述掩膜板采用半色调掩膜板及单缝掩膜板中的一种。4.根据权利要求1所述的制备方法,其特征在于,所述沟道区的长度范围为2.25um~2.5um。5.根据权利要求1所述的制备方法,其特征在于,所述在所述栅极绝缘层上形成半导体层包括:在所述栅极绝缘层上制备非晶硅层及掺杂的非晶硅层;在所述掺杂...

【专利技术属性】
技术研发人员:夏青柴立
申请(专利权)人:深圳市华星光电技术有限公司
类型:发明
国别省市:广东,44

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1