半导体存储器件及其制造方法技术

一种半导体存储器件包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和竖直结构，该电极结构包括顺序地堆叠在体导电层上的电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面可以面向第一半导体芯片的体导电层的底表面。

【技术实现步骤摘要】
半导体存储器件及其制造方法相关申请的交叉引用本申请要求于2017年6月12日向韩国知识产权局提交的编号为10-2017-0073390以及2017年11月6日向韩国知识产权局提交的编号为10-2017-0146813的韩国专利申请的优先权，其整体内容通过引用并入本文。
本公开涉及半导体器件及其制造方法，并且具体涉及三维非易失性存储器件及其制造方法。
技术介绍
半导体器件被期望具有更高的集成度，以满足消费者对卓越性能和低廉价格的需求。在半导体存储器件的情况下，由于集成度是确定产品价格的重要因素，所以尤其期望增加的集成度。在传统的二维或平面半导体存储器件的情况下，由于它们的集成度主要由单元存储器单元所占据的面积来确定，所以集成度受到精细图案(pattern)形成技术和技巧的水平(“成熟度”)的很大影响。然而，增加图案精细度所需的工艺设备可能非常昂贵。结果，与用于增加集成度的这种工艺设备相关的资本支出可能对增加二维或平面半导体存储器件的集成度造成实际限制。
技术实现思路
本专利技术构思的一些示例实施例提供一种能够简化半导体存储器件的制造过程和/或提高半导体存储器件的可靠性的方法。本专利技术构思的一些示例实施例提供具有减小的厚度的半导体存储器件。根据本专利技术构思的一些示例实施例，一种半导体存储器件可以包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。该单元阵列区域包括电极结构和多个竖直结构，该电极结构包括顺序堆叠在体导电层上的多个电极，该竖直结构延伸穿过电极结构并连接到体导电层。该外围电路区域包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面面向第一半导体芯片的体导电层的底表面。根据本专利技术构思的一些示例实施例，一种半导体存储器件可以包括第一半导体芯片和第二半导体芯片。第一半导体芯片和所述第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。该单元阵列区域包括电极结构和多个竖直结构，该电极结构包括顺序堆叠在体导电层上的多个电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底。该残留衬底可以比体导电层更厚。第二半导体芯片的底表面面向第一半导体芯片的底表面。第二半导体芯片的体导电层可以电连接到第一半导体芯片的体导电层。根据本专利技术构思的一些示例实施例，一种制造半导体存储器件的方法，方法可以包括制备第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片包括单元阵列区域和外围电路区域。该单元阵列区域包括电极结构和多个竖直结构，该电极结构包括顺序堆叠在体导电层上的多个电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域包括在体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。该方法还包括将第二半导体芯片绑定到所述第一半导体芯片上，使得第一半导体芯片和第二半导体芯片各自的底表面彼此面对面。附图说明根据下面结合附图的简要描述将更清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。图1是示意性示出根据本专利技术构思的一些示例实施例的半导体存储器件的单元阵列区域的电路图。图2A是示出根据本专利技术构思的一些示例实施例的半导体存储器件的平面图。图2B是沿图2A的线IIB-IIB'-IIB截取的截面图。图3A和图3B是示出图2B的区域“A”的放大视图。图4是示出根据本专利技术构思的一些示例实施例的第一半导体芯片的平面图。图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是沿图4的线V-V'截取的截面图，以示出了根据本专利技术构思的一些示例实施例的制造第一半导体芯片的方法。图15是示出根据本专利技术构思的一些示例实施例的半导体存储器件的截面图。图16是示出图15的区域“C”的放大图。图17是示出根据本专利技术构思的一些示例实施例的第一半导体芯片的截面图。图18是示出根据本专利技术构思的一些示例实施例的半导体存储器件的截面图。图19是示出根据本专利技术构思的一些示例实施例的第一半导体芯片的截面图。图20是示出根据本专利技术构思的一些示例实施例的半导体存储器件的截面图。图21至图28是沿图4的线I-I'截取的截面图以示出根据本专利技术构思的一些示例实施例的半导体存储器件。应该注意的是，这些图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，以补充以下提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不会精确地反映任何给定示例实施例的精确结构或性能特征，并且不应被解释为限定或限制由示例实施例涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置可以减小或放大。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。具体实施方式现在将参考附图更充分地描述本专利技术构思的示例实施例，在附图中示出了示例实施例。图1是示意性示出根据本专利技术构思的一些示例实施例的半导体存储器件的单元阵列的电路图。参考图1，半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。公共源极线CSL可以是设置在衬底上的导电层或形成在衬底中的杂质区域。位线BL可以是设置在衬底上并与衬底隔开的导电图案(例如，金属线)。位线BL可以二维地排列，并且位线BL中的每一条可以并联地连接到多个单元串CSTR。单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以设置在位线BL和公共源极线CSL之间。在一些示例实施例中，可以提供多个公共源极线CSL。这里，公共源极线CSL可以被施加基本上相同的电压。在某些实施例中，公共源极线CSL的电位可以被独立控制。单元串CSTR中的每一个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以彼此串联连接。公共源极线CSL可以共同连接到地选择晶体管GST的源极。此外，设置在公共源极线CSL和位线BL之间的地选择线GSL、多个字线WL1-WLn以及多个串选择线SSL可以分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。此外，存储器单元晶体管MCT中的每一个可以包括数据存储元件。图2A是示出根据本专利技术构思的一些示例实施例的半导体存储器件的平面图。图2B是沿图2A的线IIB-IIB'-IIB截取的截面图。图3A和图3B是示出图2B的区域“A”的放大视图。参考图2A和图2B以及图3A和图3B，可以提供包括第一半导体芯片C1和第二半导体芯片C2的半导体存储器件ME。第一半导体芯片C1可以是与第二半导体芯片C2基本相同或相似的存储芯片。在下文中，将参考第一半导体芯片C1来描述第一半导体芯片C1和第二半导体芯片C2。第一半导体芯片C1可以包括单元阵列区域CR，连接区域ER和外围电路区域PR。作为示例，第一半导体芯片C1可以是FLASH存储器芯片。单元阵列区域CR可以是其上设置有多个存储器单元的区域，并且在一些示例实施例中，图1本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片包括：单元阵列区域，所述单元阵列区域包括：电极结构，其包括顺序堆叠在体导电层上的多个电极，和多个竖直结构，其延伸穿过电极结构并连接到体导电层，以及外围电路区域，所述外围电路区域包括：体导电层上的残留衬底，并且外围晶体管位于所述残留衬底上，其中，所述第二半导体芯片的体导电层的底表面面向所述第一半导体芯片的体导电层的底表面。

【技术特征摘要】
2017.06.12 KR 10-2017-0073390;2017.11.06 KR 10-2011.一种半导体存储器件，包括：第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片包括：单元阵列区域，所述单元阵列区域包括：电极结构，其包括顺序堆叠在体导电层上的多个电极，和多个竖直结构，其延伸穿过电极结构并连接到体导电层，以及外围电路区域，所述外围电路区域包括：体导电层上的残留衬底，并且外围晶体管位于所述残留衬底上，其中，所述第二半导体芯片的体导电层的底表面面向所述第一半导体芯片的体导电层的底表面。2.如权利要求1所述的器件，其中，所述第一半导体芯片的体导电层电连接到所述第二半导体芯片的体导电层。3.如权利要求1所述的器件，其中，所述第一半导体芯片的体导电层的底表面与所述第二半导体芯片的体导电层的底表面直接接触。4.如权利要求1所述的器件，还包括：所述第一半导体芯片的体导电层与所述第二半导体芯片的体导电层之间的芯片间层。5.如权利要求4所述的器件，其中：所述芯片间层是导电层，并且所述第一半导体芯片的体导电层通过所述芯片间层电连接到所述第二半导体芯片的体导电层。6.如权利要求4所述的器件，其中，所述芯片间层是绝缘层。7.如权利要求1所述的器件，其中，所述残留衬底包括拾取杂质区域，所述拾取杂质区域电连接到体导电层，并且所述拾取杂质区域具有与体导电层共同的导电类型。8.如权利要求7所述的器件，其中：所述残留衬底包括在拾取杂质区域下方的开口，并且所述体导电层包括延伸到所述开口中的突出部分。9.如权利要求1所述的器件，其中，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片还包括贯通电极，所述贯通电极在外围电路区域上并且延伸穿过所述半导体芯片的体导电层。10.如权利要求9所述的器件，其中，所述贯通电极延伸穿过残留衬底。11.如权利要求9所述的器件，其中，所述贯通电极与体导电层电隔离，并且所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片还包括在所述半导体芯片的贯通电极和所述半导体芯片的体导电层之间的隔离绝缘层。12.如权利要求9所述的器件，其中，所述第一半导体芯片的贯通电极的底表面与所述第二半导体芯片的贯通电极的底表面接触。13.如权利要求9所述的器件，其中，所述外围电路区域包括外围栅电极和外围接触件，并且所述贯通电极连接到外围栅电极或外围接触件。14.如权利要求1所述的器件，其中，所述体导电层在往垂直于半导体芯片的底表面延伸的方向上比残留衬底更薄。15.如权利要求1所述的器件，其中，所述残留衬底包括掩埋绝缘层和外围有源层，并且所述掩埋绝缘层从外围电路区域延伸到单元阵列区域。16.一种半导...

【专利技术属性】
技术研发人员：黄盛珉，任峻成，赵恩锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR