半导体存储器件及其制造方法技术

公开了一种半导体存储器件及其制造方法。该半导体存储器件包括单元阵列区域和外围电路区域。该单元阵列区域包括多个电极结构和多个垂直结构，该多个电极结构包括依次堆叠在体导电层上的多个电极，该多个垂直结构穿透电极结构并且连接到体导电层。外围电路区域包括剩余基板和在剩余基板上的外围晶体管。剩余基板具有比体导电层的顶表面高的顶表面。

【技术实现步骤摘要】
半导体存储器件及其制造方法
专利技术构思涉及一种半导体器件及其制造方法，更具体地，涉及一种三维非易失性存储器件及其制造方法。
技术介绍
提高半导体器件的集成可以改善性能、降低制造成本并降低产品的价格。典型的二维存储器件的集成主要由单位存储单元占据的面积决定，从而其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的非常昂贵的处理设备对提高二维存储器件的集成设置了实际的限制。
技术实现思路
专利技术构思的一些实施方式提供了一种制造半导体存储器件的简化方法。专利技术构思的一些实施方式提供了一种其厚度减小的半导体存储器件。根据一些示例实施方式，一种半导体存储器件可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括：多个电极结构，包括依次堆叠在体导电层(bodyconductivelayer)上的多个电极；以及多个垂直结构，穿透电极结构并且连接到体导电层。外围电路区域可以包括：剩余基板；以及在剩余基板上的外围晶体管。剩余基板可以具有比体导电层的顶表面高的顶表面。根据专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：多个电极结构，包括依次堆叠在体导电层上的多个电极；多个垂直结构，穿透电极结构并且连接到体导电层；以及公共导电线，在电极结构之间延伸并且连接到体导电层。体导电层可以包括多晶半导体材料。根据专利技术构思的一些示例实施方式，一种制造半导体存储器件的方法可以包括：在半导体基板上形成电极结构和插入到半导体基板的上部分中的垂直结构，每个垂直结构包括数据存储层和沟道半导体层；去除半导体基板的至少一部分；以及形成公共地连接到垂直结构的下部分的体导电层。当去除半导体基板的所述至少一部分时，数据存储层的一部分可以被同时去除以暴露沟道半导体层。附图说明图1示出简化电路图，其示出根据专利技术构思的一些示例实施方式的半导体存储器件的单元阵列。图2A示出平面图，其示出根据专利技术构思的一些示例实施方式的半导体存储器件。图2B示出沿着图2A的线I-I'截取的截面图。图3A和图3B示出放大图，其示出根据专利技术构思的一些示例实施方式的图2B的部分A。图4至图11示出沿着图2A的线I-I'截取的截面图，其示出根据专利技术构思的一些示例实施方式的制造半导体存储器件的方法。图12至图19示出沿着图2A的线I-I'截取的截面图，其示出根据专利技术构思的一些示例实施方式的半导体存储器件。图20至图22示出沿着图2A的线I-I'截取的截面图，其示出根据专利技术构思的一些示例实施方式的制造半导体存储器件的方法。图23至图24示出截面图，其示出根据专利技术构思的一些示例实施方式的制造半导体存储器件的方法。图25示出截面图，其示出根据专利技术构思的一些示例实施方式的半导体封装。具体实施方式下面将结合附图详细描述专利技术构思的一些示例实施方式。图1示出简化电路图，其示出根据专利技术构思的一些示例实施方式的半导体存储器件的单元阵列。参照图1，根据一些示例实施方式的半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL以及在公共源极线CSL与多条位线BL之间的多个单元串CSTR。公共源极线CSL可以是设置在基板上的导电薄层或形成在基板中的杂质区域。位线BL可以是与基板间隔开并设置在基板上的导电图案(例如金属线)。位线BL可以二维地布置，并且多个单元串CSTR可以并联地连接到每条位线BL。单元串CSTR可以共同地连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多条位线BL与公共源极线CSL之间。在一些实施方式中，公共源极线CSL可以提供为多个。公共源极线CSL可以被提供有相同的电压或者彼此独立地被电控制。每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以公共地连接到接地选择晶体管GST的源极。此外，公共源极线CSL和位线BL可以在其间提供有在公共源极线CSL与位线BL之间的接地选择线GSL、多条字线WL1至WLn以及多条串选择线SSL。接地选择线GSL、字线WL1至WLn以及串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。而且，每个存储单元晶体管MCT可以包括数据存储元件。图2A示出平面图，其示出根据专利技术构思的一些示例实施方式的半导体存储器件。图2B示出沿着图2A的线I-I'截取的截面图。图3A和图3B示出放大图，其示出根据本专利技术构思的一些示例实施方式的图2B的部分A。参照图2A和图2B，半导体存储器件可以被提供为包括单元阵列区域CR和外围电路区域PR。例如，半导体存储器件可以是快闪存储器件。单元阵列区域CR可以是提供有多个存储单元的区域，并且根据专利技术构思的一些示例实施方式，图1的单元阵列可以提供在单元阵列区域CR上。外围电路区域PR可以是提供有字线驱动器、感测放大器、行解码器和列解码器以及控制电路的区域。为了描述的简洁，外围电路区域PR被示出为位于单元阵列区域CR的一侧，但是应当认识到，外围电路区域PR可以另外地设置在单元阵列区域CR的其它侧中的至少一个处。例如，外围电路区域PR可以围绕单元阵列区域CR。外围电路区域PR可以包括在剩余基板103上的外围晶体管PT。外围晶体管PT可以包括外围杂质区域171和在外围杂质区域171上的栅电极。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管，外围杂质区域171可以具有其导电类型基于晶体管的类型来确定的导电性。下面将进一步参照图23和图24详细讨论外围杂质区域171的导电性。剩余基板103可以包括其上形成栅电极的顶表面103a和与顶表面103a相反的底表面103b。例如，剩余基板103可以具有厚度T2(即顶表面103a与底表面103b之间的距离)，在从约50nm至约1000μm的范围内。外围杂质区域171的底表面可以与剩余基板103的底表面103b间隔开。剩余基板103可以源自半导体基板或半导体晶片。例如，剩余基板103可以是基本上单晶硅层。在本说明书中，术语“基本上单晶”可以表示物体具有相同的晶体取向而没有任何的晶界。术语“基本上单晶”还可以表示物体或部分几乎是单晶，即使存在局部的晶界或不同的取向。例如，基本上单晶层可以包括多个低角度晶界。根据专利技术构思的一些示例实施方式，外围电路区域PR可以包括在剩余基板103下面的体导电层10。体导电层10可以与剩余基板103的底表面103b接触，但是专利技术构思不限于此。体导电层10可以包括半导体材料和/或金属性材料。例如，体导电层10可以包括多晶半导体层诸如多晶硅层。体导电层10可以不限于硅层，而是可以包括锗层、硅锗层等。体导电层10可以不仅提供在外围电路区域PR上而且提供在单元阵列区域CR上。体导电层10可以具有小于剩余基板103的厚度T2的厚度T1。例如，体导电层10的厚度T1可以在约5nm至约100μm的范围内。体导电层10可以具有第一导电性。例如，第一导电性可以是p型导电类型。可以提供层间电介质层131、132、135、136和137以覆盖外围晶体管PT。例如，层间电介质层131、13本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：单元阵列区域，连接到外围电路区域，所述单元阵列区域包括在体导电层上的多个电极结构和多个垂直结构，所述多个电极结构每个包括依次层叠在所述体导电层上的多个电极，所述多个垂直结构穿透所述多个电极结构并且连接到所述体导电层，所述外围电路区域包括在剩余基板上的外围晶体管，并且所述剩余基板的顶表面高于所述体导电层的顶表面。

【技术特征摘要】
2017.06.12 KR 10-2017-00733901.一种半导体存储器件，包括：单元阵列区域，连接到外围电路区域，所述单元阵列区域包括在体导电层上的多个电极结构和多个垂直结构，所述多个电极结构每个包括依次层叠在所述体导电层上的多个电极，所述多个垂直结构穿透所述多个电极结构并且连接到所述体导电层，所述外围电路区域包括在剩余基板上的外围晶体管，并且所述剩余基板的顶表面高于所述体导电层的顶表面。2.根据权利要求1所述的半导体存储器件，其中所述体导电层在所述剩余基板下面延伸。3.根据权利要求1所述的半导体存储器件，其中所述体导电层的厚度小于所述剩余基板的厚度。4.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶硅。5.根据权利要求1所述的半导体存储器件，其中所述多个垂直结构的每个包括沟道半导体层和数据存储层，并且所述体导电层连接到所述沟道半导体层。6.根据权利要求5所述的半导体存储器件，其中所述沟道半导体层的底表面在与所述数据存储层的底表面相同的水平面处。7.根据权利要求1所述的半导体存储器件，还包括：蚀刻停止层，在所述多个电极结构与所述体导电层之间，其中所述多个垂直结构穿透所述蚀刻停止层。8.根据权利要求1所述的半导体存储器件，还包括：公共源极导电线，在所述多个电极结构之间延伸，其中所述公共源极导电线连接到所述体导电层。9.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶半导体层和金属层，并且所述金属层隔着所述多晶半导体层而与所述多个垂直结构间隔开。10.根据权利要求1所述的半导体存储器件，还包括：多个绝缘图案，位于所述体导电层中并穿透所述体导电层。11.根据权利要求1所述的半导体存储器件，还包括：绝缘图案，在所述剩余基板下面使得所述剩余基板在所述绝缘图案上，其中所述体导电层局部地提供在所述单元阵列区域中。12.根据权利要求1所述的半导体存储器件，其中，在所述单元阵列区域上，所述剩余基板在所述体导电层与所述多个电极结构之间延伸。13.根据权利要求12所述的半导体存储器件，其中所述剩余基板在所述外围电路区域上比在所述单元阵列区域上厚。14.根据权利要求1所述的半导体存储器件，其中所述体导电层在所述剩余基板下面延伸，并且...

【专利技术属性】
技术研发人员：黄盛珉，任峻成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR