提供包括2维(2D)材料的非易失性存储器件和包括该非易失性存储器件的装置。非易失性存储器件可以包括在沟道元件与面对沟道元件的栅极电极之间的包括多个电荷存储层的存储堆叠。多个电荷存储层可以包括2D材料。层间势垒层可以进一步设置在多个电荷存储层之间。该非易失性存储器件可以由于所述多个电荷存储层而具有多位或多电平存储特性。
【技术实现步骤摘要】
包括二维材料的非易失性存储器件以及包括其的装置
本公开涉及非易失性存储器件和包括该非易失性存储器件的装置。
技术介绍
数据可以通过调整材料中的电荷、电阻或电子自旋态而在非易失性存储器件中被记录、改变或删除。相变随机存取存储器(PRAM)和电阻式RAM(RRAM)以及磁式RAM(MRAM)是两端子器件并且通过连接到外部晶体管而运行，其中电阻式RAM基于经由材料的状态改变或电流路径形成而引起的电阻变化而运行，磁式RAM基于磁自旋态而运行。闪存，其可以通过在浮置栅极中填充电荷或者从浮置栅极去除电荷而存储数据，是三端子器件。一般而言，非易失性存储器件可以是包含具有两个状态之一(0或1)的数据存储层的单位存储器件。因为提高数据集成和存储密度在单位存储器件的情况下受限制，所以需要开发能够在一个存储单元中存储多个位的数据的多位存储器件。然而，在这种情况下，可能产生各种问题，诸如操作电压和功耗的增加、对于每个数据状态的区分的劣化、以及与器件操作原理相关的问题。因此，难以实现多位存储器件，具体地，可以更难实现具有3位或更多位的存储特性的器件。
技术实现思路
提供具有多位或多电平存储特性的非易失性存储器件。提供对于多个数据段具有优良的区分的非易失性存储器件。提供能够实现3位或更多位的数据存储特性的非易失性存储器件。提供包括2维(2D)材料的多位非易失性存储器件。提供包括非易失性存储器件的装置、电路和系统。提供非易失性存储器件的操作方法。额外的方面将在以下的描述中被部分地阐述，且部分将自该描述明显，或者可以通过所给出的实施方式的实践而了解。根据一些示例实施方式，一种非易失性存储器件可以包括：沟道元件；源极和漏极，每个电连接到沟道元件并且彼此间隔开；面对沟道元件的栅极电极；以及在沟道元件和栅极电极之间的存储堆叠。存储堆叠可以包括彼此间隔开的多个电荷存储层。多个电荷存储层的每个可以包括2维(2D)材料。非易失性存储器件可以配置为由于所述多个电荷存储层而具有多位存储特性。在一些示例实施方式中，2D材料可以包括石墨烯。在一些示例实施方式中，所述多个电荷存储层的每个可以包括1至20层的石墨烯。在一些示例实施方式中，非易失性存储器件还可以包括在沟道元件和存储堆叠之间的沟道势垒层以及在所述多个电荷存储层之间的层间势垒层。在一些示例实施方式中，沟道势垒层的介电常数可以小于层间势垒层的介电常数。在一些示例实施方式中，沟道势垒层可以具有6或更高的介电常数。在一些示例实施方式中，沟道势垒层的厚度可以大于层间势垒层的厚度。在一些示例实施方式中，存储堆叠还可以包括设置在所述多个电荷存储层之间的层间势垒层。层间势垒层可以包括具有能带隙的材料。在一些示例实施方式中，层间势垒层可以包括半导体或绝缘体。在一些示例实施方式中，层间势垒层可以包括2D半导体或2D绝缘体。在一些示例实施方式中，存储堆叠可以包括在所述多个电荷存储层之间的多个层间势垒层。多个层间势垒层可以包括具有能带隙的材料。多个层间势垒层的厚度从沟道元件朝向栅极电极减小。在一些示例实施方式中，多个电荷存储层中的至少两个可以具有不同的厚度。在一些示例实施方式中，多个电荷存储层的厚度可以从沟道元件朝向栅极电极减小。在一些示例实施方式中，多个电荷存储层的厚度可以从沟道元件朝向栅极电极增加。在一些示例实施方式中，多个电荷存储层之间的间隔可以从沟道元件朝向栅极电极减小。在一些示例实施方式中，非易失性存储器件还可以包括在存储堆叠和栅极电极之间的栅极绝缘层。在一些示例实施方式中，非易失性存储器件的多位存储特性可以是3位或更多。在一些示例实施方式中，非易失性存储器件可以具有6电平或更高的多电平存储特性。在一些示例实施方式中，非易失性存储器件可以具有垂直NAND存储器结构。根据一些示例实施方式，突触器件包括所述非易失性存储器件。在一些示例实施方式中，突触器件可以包括突触前神经元电路和突触后神经元电路，非易失性存储器件的栅极电极可以连接到突触前神经元电路，并且非易失性存储器件的源极可以连接到突触后神经元电路。在一些示例实施方式中，突触器件可以包括多个非易失性存储器件。所述多个非易失性存储器件可以布置成多个行和多个列。在一些示例实施方式中，突触器件还可以包括多条第一布线以及交叉多条第一布线的多条第二布线。多个非易失性存储器件可以分别位于多条第一布线和多条第二布线的交叉点处。在一些示例实施方式中，突触器件可以包括突触前神经元电路和突触后神经元电路，多条第一布线可以连接到突触前神经元电路，并且多条第二布线可以连接到突触后神经元电路。根据一些示例实施方式，一种神经器件包括所述突触器件。在一些示例实施方式中，该神经器件还可以包括连接到突触器件的互补金属-氧化物-半导体(CMOS)神经元电路。根据一些示例实施方式，非易失性存储器件可以包括：沟道元件；栅极电极，连接到沟道元件并且面对沟道元件；源极和漏极，每个电连接到沟道元件并且彼此间隔开；以及在沟道元件和栅极电极之间的存储堆叠。存储堆叠可以包括使多个电荷存储层彼此分离的多个层间势垒层。多个电荷存储层的每个可以包括2维(2D)材料。多个电荷存储层可以与源极和漏极电绝缘。非易失性存储器件可以配置为由于多个电荷存储层而具有多位存储特性。在一些示例实施方式中，非易失性存储器件还可以包括在存储堆叠和栅极电极之间的栅极绝缘层。在一些示例实施方式中，2D材料可以是石墨烯。在一些示例实施方式中，栅极电极的宽度可以不同于沟道元件的宽度。在一些示例实施方式中，非易失性存储器件还可以包括在存储堆叠和沟道元件之间的沟道势垒层。附图说明通过结合附图对实施方式的以下描述，这些和/或其它方面将变得明显且更易于理解，在附图中：图1是根据一实施方式的包括2维(2D)材料的非易失性存储器件的截面图；图2A至图2F是用于描述根据一实施方式的非易失性存储器件的操作的能带图；图3是根据一实施方式的根据非易失性存储器件的状态的阈值电压的曲线图；图4是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；图5是根据另一实施方式的可应用到非易失性存储器件的存储堆叠的截面图；图6是根据另一实施方式的可应用到非易失性存储器件的存储堆叠的截面图；图7是根据另一实施方式的可应用到非易失性存储器件的存储堆叠的截面图；图8是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；图9是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；图10是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；图11是根据一实施方式的非易失性存储器件的电路图；图12是示出将根据一实施方式的非易失性存储器件(存储晶体管)应用到突触器件(synapsedevice)的情况的概念图；图13是根据一实施方式的包括非易失性存储晶体管的突触器件的截面图；图14是根据一实施方式的包括非易失性存储晶体管的突触阵列器件的电路图；图15是根据一实施方式的包括突触器件的神经器件的透视图；以及图16是示出图15的互补金属氧化物半导体(CMOS)神经元电路的示例结构的电路图。具体实施方式现在将参考附图更全面地描述各种示例实施方式，在附图中显示出一些示例实施方式。将理解，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者本文档来自技高网...
【技术保护点】
1.一种非易失性存储器件，包括：沟道元件；源极和漏极，每个电连接到所述沟道元件，所述源极和所述漏极彼此间隔开；面对所述沟道元件的栅极电极；以及在所述沟道元件和所述栅极电极之间的存储堆叠，所述存储堆叠包括彼此间隔开的多个电荷存储层，所述多个电荷存储层的每个包括2维(2D)材料，以及其中所述非易失性存储器件配置为由于所述多个电荷存储层而具有多位存储特性。
【技术特征摘要】
2017.06.12 KR 10-2017-00732871.一种非易失性存储器件，包括：沟道元件；源极和漏极，每个电连接到所述沟道元件，所述源极和所述漏极彼此间隔开；面对所述沟道元件的栅极电极；以及在所述沟道元件和所述栅极电极之间的存储堆叠，所述存储堆叠包括彼此间隔开的多个电荷存储层，所述多个电荷存储层的每个包括2维(2D)材料，以及其中所述非易失性存储器件配置为由于所述多个电荷存储层而具有多位存储特性。2.根据权利要求1所述的非易失性存储器件，其中所述2维材料包括石墨烯。3.根据权利要求2所述的非易失性存储器件，其中所述多个电荷存储层的每个包括1至20层的石墨烯。4.根据权利要求1所述的非易失性存储器件，还包括：在所述沟道元件和所述存储堆叠之间的沟道势垒层；以及在所述多个电荷存储层之间的层间势垒层。5.根据权利要求4所述的非易失性存储器件，其中所述沟道势垒层的介电常数小于所述层间势垒层的介电常数。6.根据权利要求4所述的非易失性存储器件，其中所述沟道势垒层具有6或更高的介电常数。7.根据权利要求4所述的非易失性存储器件，其中所述沟道势垒层的厚度大于所述层间势垒层的厚度。8.根据权利要求1所述的非易失性存储器件，其中所述存储堆叠还包括设置在所述多个电荷存储层之间的层间势垒层，以及所述层间势垒层包括具有能带隙的材料。9.根据权利要求8所述的非易失性存储器件，其中所述层间势垒层包括半导体或绝缘体。10.根据权利要求8所述的非易失性存储器件，其中所述层间势垒层包括二维半导体或二维绝缘体。11.根据权利要求1所述的非易失性存储器件，其中所述存储堆叠包括在所述多个电荷存储层之间的多个层间势垒层，所述多个层间势垒层包括具有能带隙的材料，以及所述多个层间势垒层的厚度从所述沟道元件朝向所述栅极电极减小。12.根据权利要求1所述的非易失性存储器件，其中所述多个电荷存储层中的至少两个具有不同的厚度。13.根据权利要求1所述的非易失性存储器件，其中所述多个电荷存储层的厚度从所述沟道元件朝向所述栅极电极减小。14.根据权利要求1所述的非易失性存储器件，其中所述多个电荷存储层的厚度从所述沟道元件朝向所述栅极电极增加。15.根据权利要求1所述的非易失性存储器件，其中所述多个电荷存储层之间的间隔从所述沟道元件朝...
【专利技术属性】
技术研发人员：李载昊，金海龙，赵常玹，申铉振，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR
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