半导体存储器件及其制造方法技术

本申请提供了一种半导体存储器件和制造半导体存储器件的方法。所述半导体存储器件包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上；垂直结构，其贯穿所述电极结构；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底。所述电极结构包括在彼此上方层叠的多个电极。所述垂直结构连接到所述体导电层的所述单元阵列部分。所述连接导电图案连接到所述体导电层的外围电路部分。

【技术实现步骤摘要】
半导体存储器件及其制造方法相关申请的交叉引用本申请要求2017年6月12日提交给韩国知识产权局的韩国专利申请No.10-2017-0073390和2017年12月5日提交的韩国专利申请No.10-2017-0166233的优先权，其公开内容通过引用其全部合并于此。
专利技术构思的实施例涉及一种半导体器件及其制造方法，并且更具体地涉及一种三维(3D)非易失性存储器件及其制造方法。
技术介绍
半导体器件已经高度集成以提供出色的性能和低制造成本。具体而言，存储器件的集成密度可以是决定其成本的重要因素。传统二维(2D)半导体存储器件的集成密度可以主要由单位存储单元占据的面积决定。因此，传统2D半导体存储器件的集成密度可能受形成精细图案的技术的影响很大。然而，由于使用极高价格的设备来形成精细图案，因此2D半导体存储器件的集成密度持续增加，但可能会受到限制。
技术实现思路
专利技术构思的实施例可以提供具有改进电气特性的半导体存储器件及其制造方法。专利技术构思的实施例还可以提供能够减小厚度的半导体存储器件及其制造方法。一方面，半导体存储器件可以包括体导电层、电极结构、垂直结构、残余衬底和连接导电图案。体导电层可以包括单元阵列部分和外围电路部分。电极结构可以位于所述体导电层的所述单元阵列部分上，并且可以包括在彼此上方层叠的多个电极。垂直结构可以贯穿所述电极结构，并且可以连接到所述体导电层的所述单元阵列部分。残余衬底可以位于所述体导电层的所述外围电路部分上。连接导电图案可以贯穿所述残余衬底，并且可以连接到所述体导电层的外围电路部分。一方面，半导体存储器件可以包括体导电层、电极结构、垂直结构、残余衬底和连接导电图案。体导电层可以包括单元阵列部分和外围电路部分。单元阵列部分可以对应于半导体存储器件的单元阵列区。外围电路部分可以对应于半导体存储器件的外围电路区。电极结构可以位于所述体导电层的所述单元阵列部分上。电极结构可以包括在彼此上方层叠的多个电极。垂直结构可以贯穿所述电极结构，并且可以连接到所述体导电层的所述单元阵列部分。残余衬底可以位于所述体导电层的所述外围电路部分上。连接导电图案可以贯穿所述残余衬底，并且可以连接到所述体导电层。所述连接导电图案的底表面可以处于与所述垂直结构的底表面实质相同的水平高度处。一方面，制造半导体存储器件的方法可以包括：在衬底的外围电路区的上部中形成连接导电图案，所述衬底包括单元阵列区和所述外围电路区；去除所述单元阵列区中的衬底的上部以暴露所述单元阵列区中的衬底的下部；形成垂直结构，所述垂直结构与所述单元阵列区中的所述衬底的下部连接；去除所述衬底的下部以暴露所述多个垂直结构的底部和所述连接导电图案的底部；以及形成体导电层，所述体导电层与所述垂直结构的底部和所述连接导电图案的底部连接。附图说明考虑到附图和所附详细描述，专利技术构思将变得更加明显。图1是示出根据专利技术构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。图2A是示出根据专利技术构思的一些实施例的半导体存储器件的平面图。图2B是沿着图2A的线I-I'截取的截面图。图3A和图3B是图2B的区域“A”的放大图，以示出根据专利技术构思的一些实施例的半导体存储器件。图4A是图2B的区域“B”的放大图。图4B至图4F是对应于图2B的区域“B”的放大截面图，以示出根据专利技术构思的一些实施例的半导体存储器件。图5是示出根据专利技术构思的一些实施例的半导体存储器件的平面图。图6至图14是沿着图5的线I-I'截取的截面图，以示出根据专利技术构思的一些实施例的制造半导体存储器件的方法。图15至图17是沿着图5的线I-I'截取的截面图，以示出根据专利技术构思的一些实施例的制造半导体存储器件的方法。图18至图20是沿着图5的线I-I'截取的截面图，以示出根据专利技术构思的一些实施例的制造半导体存储器件的方法。图21是示出根据专利技术构思的一些实施例的半导体存储器件的截面图。图22A示出了展示根据专利技术构思的一些示例实施例的半导体存储器件的平面图。图22B示出了沿着图22A的线I-I'截取的截面图。图23至图30示出了沿着图22A的线I-I'截取的截面图，其示出了根据专利技术构思的一些示例实施例的制造半导体存储器件的方法。图31至图38示出了沿着图22A的线I-I'截取的截面图，其示出了根据专利技术构思的一些示例实施例的半导体存储器件。图39至图41示出了沿着图22A的线I-I'截取的截面图，其示出了根据专利技术构思的一些示例实施例的制造半导体存储器件的方法。图42至图43示出了根据专利技术构思的一些示例实施例的制造半导体存储器件的方法的截面图。图44示出了展示根据专利技术构思的一些示例实施例的半导体封装件的截面图。具体实施方式下面将参照附图详细描述专利技术构思的各实施例。图1是示出根据专利技术构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。参照图1，根据一些实施例的半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL以及连接在公共源极线CSL和位线BL之间的多个单元串CSTR。公共源极线CSL可以是设置在衬底上或设置在形成在衬底中的掺杂区上的导电层。位线BL可以是与衬底垂直间隔开的导电图案(例如，金属线)。位线BL可以二维排列，并且多个单元串CSTR可以与每条位线BL并联连接。多个单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以设置在公共源极线CSL和多条位线BL之间。在一些实施例中，公共源极线CSL可以设置为多条。在一些实施例中，可以将相同的电压施加到多条公共源极线CSL。在某些实施例中，可以对公共源极线CSL进行彼此独立的电力控制。每个单元串可以包括：接地选择晶体管GST，其连接到公共源极线CSL；串选择晶体管SST，其连接到位线BL；以及多个存储单元晶体管MCT，其设置在接地选择晶体管GST与串选择晶体管SST之间。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。公共源极线CSL可以共同连接到各接地选择晶体管GST的源极。设置在公共源极线CSL和位线BL之间的接地选择线GSL、多条字线WL1至WLn和串选择线SSL可以分别用作接地选择晶体管GST的栅极、存储单元晶体管MCT的各栅极、以及串选择晶体管SST的栅极。每个存储单元晶体管MCT可以包括数据存储元件。在一些实施例中，接地选择线GSL、字线WL1至WLn和串选择线SSL可以在第一方向D1上延伸。位线BL可以在与第一方向D1交叉的第二方向D2上延伸。在与第一方向D1和第二方向D2交叉的第三方向D3上，同一存储串中的各存储单元晶体管MCT可以在彼此上方层叠。图2A是示出根据专利技术构思的一些实施例的半导体存储器件的平面图。图2B是沿着图2A的线I-I'截取的截面图。图3A和图3B是图2B的区域“A”的放大图，以示出根据专利技术构思的一些实施例的半导体存储器件。图4A是图2B的区域“B”的放大图。参照图2A、图2B、图3A、图3B和图4A，根据一些实施例的半导体存储器件可以包括单元阵列区CR、连接区ER和外围电路区PR。在一些实施例中，半导体存储器件可以是闪存器件。多个存储单元可以设置在单元阵列区CR中。在一些实施例中，图1的单元阵列可以设置在单元阵列区CR中。外围电路区PR可以是设置有字线本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上，所述电极结构包括在彼此上方层叠的多个电极；垂直结构，其贯穿所述电极结构，所述垂直结构连接到所述体导电层的所述单元阵列部分；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底，所述连接导电图案连接到所述体导电层的外围电路部分。

【技术特征摘要】
2017.06.12 KR 10-2017-0073390;2017.12.05 KR 10-2011.一种半导体存储器件，包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上，所述电极结构包括在彼此上方层叠的多个电极；垂直结构，其贯穿所述电极结构，所述垂直结构连接到所述体导电层的所述单元阵列部分；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底，所述连接导电图案连接到所述体导电层的外围电路部分。2.根据权利要求1所述的半导体存储器件，其中所述连接导电图案接触所述体导电层的顶表面，所述连接导电图案的下部的宽度小于所述连接导电图案的上部的宽度，并且所述连接导电图案的下部与所述体导电层的顶表面接触。3.根据权利要求1所述的半导体存储器件，其中，所述连接导电图案的底表面设置在与所述体导电层的顶表面实质相同的水平高度处。4.根据权利要求1所述的半导体存储器件，其中所述残余衬底包括掩埋绝缘层上的外围有源层，并且所述连接导电图案贯穿所述掩埋绝缘层和所述外围有源层。5.根据权利要求4所述的半导体存储器件，其中，所述外围有源层是实质上单晶的。6.根据权利要求1所述的半导体存储器件，其中，所述连接导电图案的顶表面处于比所述残余衬底的顶表面高的水平高度处。7.根据权利要求6所述的半导体存储器件，还包括：外围栅电极，其位于所述残余衬底上，其中所述连接导电图案的顶表面处于比所述外围栅电极的顶表面高的水平高度处。8.根据权利要求1所述的半导体存储器件，还包括：绝缘间隔物，其位于所述连接导电图案的侧壁与所述残余衬底之间。9.根据权利要求1所述的半导体存储器件，还包括：穿通电极，其贯穿所述体导电层的所述外围电路部分，其中所述穿通电极连接至所述连接导电图案。10.根据权利要求1所述的半导体存储器件，其中，所述连接导电图案包括掺杂剂，并且所述连接导电图案中的所述掺杂剂的导电类型与所述体导电层的导电类型相同。11.根据权利要求1所述的半导体存储器件，其中，所述体导电层的厚度小于所述残余衬底的厚度。12.根据权利要求1所述的半导体存储器件，其中，所述体导电层包括多晶硅。13.根据权利要求1所述的半导体存储器件，其中所述垂直结构中的每一个包括沟道半导体层和数据存储层，并且所述体导电层连接到所述沟道半导...

【专利技术属性】
技术研发人员：黄盛珉，任峻成，金智慧，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR