一种具有结型漂移区结构的薄SOI LIGBT制造技术

本发明专利技术属于功率半导体技术领域，具体涉及一种SOI LIGBT(Lateral Insulator Gate Bipolar Transistor)。本发明专利技术主要特征在于：采用凹形槽及结型漂移区结构，凹形槽底部与埋氧层不接触，仅留有极为狭窄的导电路径。正向导通时，凹形槽侧壁阻挡漂移区中的空穴被阴极抽取，因此提升了漂移区阴极端的空穴浓度，根据电中性的要求，更多的电子被注入漂移区，使得漂移区阴极端的载流子浓度显著提升，即注入增强。因此，器件漂移区的电导调制效应增强，正向导通压降减小；器件关断时，漂移区结构中的P条加速耗尽N型漂移区，并提供空穴的抽取路径，提高器件的关断速度、降低关断损耗。本发明专利技术的有益效果为，相对于传统SOI LIGBT结构，本发明专利技术具有更低的正向导通压降,同时具有良好的关断特性。

【技术实现步骤摘要】
一种具有结型漂移区结构的薄SOILIGBT
本专利技术属于功率半导体
，涉及一种具有结型漂移区结构的薄SOILIGBT(LateralInsulatorGateBipolarTransistor，横向绝缘栅双极型晶体管)。
技术介绍
LIGBT是一种由横向场效应晶体管和双极型晶体管混合而成的结构，它兼具MOSFET输入阻抗高和驱动简单的优点，以及BJT器件电流密度高和低导通压降的优势，已成为现代电力电子电路应用中的核心电子元器件之一。相比LDMOS具有更大的电流密度及更小的导通压降。SOILIGBT避免了体硅泄漏电流大、关断损耗大的问题，且具有绝缘性能好、寄生电容小、和集成度高等优点，广泛应用在汽车电子、开关电源等消费电子产品中。研究者对SOILIGBT的工作主要集中在厚顶层硅上，对薄顶层硅的器件关注较少。相比厚顶层硅，薄顶层硅在器件隔离和芯片集成上的工艺简单，成本低。但是，由于顶层硅过薄及硅氧表面复合的存在，薄顶层硅的SOILIGBT存在导通压降过大的问题。
技术实现思路
为了提升薄SOILIGBT的电流能力，改善SOILIGBT导通压降与关断损耗的折中关系，本专利技术提出了一种具有结型漂移区结构的薄SOILIGBT。本专利技术主要包括以下两个方面的创新：一是通过引入凹形槽产生电子注入增强效应，提高SOILIGBT靠近阴极一侧漂移区的载流子浓度，进而降低SOILIGBT的导通压降；二是引入结型漂移区，结型漂移区的P型掺杂区在器件关断过程中加速了耗尽区的展宽，同时为漂移区中的空穴提供了抽取路径，因此能够加速关断并降低关断损耗。下面对本专利技术中凹形槽的注入增强原理作简要阐述。在器件导通状态，漂移区中的空穴受凹形槽的阻挡，无法被阴极电极抽取，为维持漂移区的电中性，由沟道注入的电子也要相应地增多，因此漂移区靠近阴极端一侧的载流子浓度就得到显著提升。凹形槽底部与埋氧层上表面之间的导通路径宽度为T，T越小，注入增强效果越显著，如图1所示，器件在相同导通电流的情况下导通压降就越低，如图2所示。根据仿真结果，当T超过400nm时，注入增强效应消失，此时器件的导通压降与普通传统结构相比没有优势。为实现极小的T值，在实际器件制造中，宜采用薄顶层硅的SOI材料，同时凹形槽可由刻蚀技术或者LOCOS氧化技术等来实现。本专利技术的技术方案是：一种具有结型漂移区结构的薄SOILIGBT，包括沿器件垂直方向自下而上依次层叠设置的衬底层1、埋氧层2和N型顶部半导体层4；所述的N型顶部半导体层4表面分别形成P型阱区3和N型阱区9，二者之间有间距，间距值视器件耐压而定，N型阱区9的掺杂浓度高于N型顶部半导体层4；所述P型阱区3的表面形成相互接触的P型重掺杂区5和N型重掺杂区6，所述P型重掺杂区5和N型重掺杂区6上表面共同引出阴极电极；在N型重掺杂区6与靠近N型阱区9的P型阱区3边缘之间的P型阱区3表面形成介质7，在介质7表面形成导电材料8，介质7和导电材料8共同形成器件的栅结构，由导电材料8表面引出栅极电极；在N型阱区9的表面形成P型重掺杂区10，并由P型重掺杂区10表面引出阳极电极。在P型阱区3和N型阱区9之间的N型顶部半导体层4靠近P型阱区3的一侧形成凹槽结构，凹槽的两侧壁及底部均由薄层介质7-1覆盖，所述薄层介质7-1厚度小于栅介质7的厚度，所述薄层介质7-1表面形成一层导电材料8-1，所述导电材料8-1连接栅极电极；所述凹槽底部与埋氧层2上表面之间是间距为T的极为狭窄的导电路径，且T应不大于400nm。P型阱区3和N型阱区9之间存在结型漂移区11。上述方案中，所述器件横向方向和器件垂直方向相互垂直；所述器件纵向方向为同时与器件横向方向和器件垂直方向均垂直的第三维度方向；器件横向方向、垂直方向、纵向方向构成三维直角坐标系，与图1相对应的是，器件横向方向对应X轴，器件垂直方向对应Y轴，器件纵向方向对应Z轴。进一步的，所述导电材料8-1在靠近P型阱区3一侧与导电材料8不相连。进一步的，所述导电材料8-1填充了整个凹槽。且所述导电材料8-1在靠近P型阱区3一侧与导电材料8相连。进一步的，所述导电材料8-1覆盖了靠近P型阱区3一侧的凹槽及部分凹槽结构底部。且所述导电材料8-1在靠近P型阱区3一侧与导电材料8相连。进一步的，所述结型漂移区结构由纵向间断分布的P型掺杂区11-1和N型掺杂区11-2组成。进一步的，所述P型掺杂区11-1和N型掺杂区11-2的一侧与N型缓冲层9接触。进一步的，所述P型掺杂区11-1和N型掺杂区11-2的一侧与伸入凹形槽下方。进一步的，所述P型掺杂区11-1和N型掺杂区11-2的一侧与伸入凹形槽下方，另一侧与N型缓冲层9接触。进一步的，所述结型漂移区结构由RESURF结构构成。所述RESURF结构由P型掺杂区11-1组成，所述P型掺杂区11-1纵向覆盖整个漂移区，且其底部与N型顶部半导体层4接触。进一步的，所述结型漂移区结构由RESURF结构构成。所述RESURF结构由处于上方的N型重掺杂区11-2与处于下方的P型掺杂区11-1平行组成，所述N型重掺杂区11-2、P型掺杂区11-1纵向覆盖整个漂移区，且N型重掺杂区11-2与P型掺杂区11-1垂直方向接触。所述P型掺杂区11-1底部与N型顶部半导体漂移层4接触。本专利技术的有益效果为，相比于传统LIGBT，具有更快的关断速度和更小的损耗；相比于传统的IEGT实现方式，具有更高的可实现性以及与CMOS工艺兼容的特性；相比厚顶层硅IGBT，本专利技术的器件隔离和芯片集成上的工艺更简单，成本更低。附图说明图1为本专利技术与传统结构的注入增强效果对比示意图；图2为本专利技术与传统结构的导通压降对比示意图；图3为实施例1的结构示意图；图4为实施例2的结构示意图；图5为实施例3的结构示意图；图6为实施例4的结构示意图；图7为实施例5的结构示意图；图8为实施例6的结构示意图；图9为实施例7的结构示意图；图10为实施例8的结构示意图；图11为实施例9的结构示意图；图12为实施例10的结构示意图。具体实施方式下面结合附图和实施例，详细描述本专利技术的技术方案。实施例1如图1所示，本例为一种具有结型漂移区结构的薄SOILIGBT，包括沿器件垂直方向自下而上依次层叠设置的衬底层1、埋氧层2和N型顶部半导体层4；所述的N型顶部半导体层4表面分别形成P型阱区3和N型阱区9，二者之间有间距，间距值视器件耐压而定，N型阱区9的掺杂浓度高于N型顶部半导体层4；所述P型阱区3的表面形成相互接触的P型重掺杂区5和N型重掺杂区6，所述P型重掺杂区5和N型重掺杂区6上表面共同引出阴极电极；在N型重掺杂区6与靠近N型阱区9的P型阱区3边缘之间的P型阱区3表面形成介质7，在介质7表面形成导电材料8，介质7和导电材料8共同形成器件的栅结构，由导电材料8表面引出栅极电极；在N型阱区9的表面形成P型重掺杂区10，并由P型重掺杂区10表面引出阳极电极。在P型阱区3和N型阱区9之间的N型顶部半导体层4靠近P型阱区3的一侧形成凹槽结构，凹槽的两侧壁及底部均由薄层介质7-1覆盖，所述薄层介质7-1厚度可以但不限于与栅介质7一致，所述薄层介质7-1表面形成一层导电材料8-1，所述导电材料8-1连接栅极电极；且所述导电材料8-1在靠近P型阱区3一本文档来自技高网...

【技术保护点】
1.一种具有结型漂移区结构的薄SOI LIGBT，包括沿器件垂直方向自下而上依次层叠设置的衬底层(1)、埋氧层(2)和N型顶部半导体层(4)；所述的N型顶部半导体层(4)两端分别形成P型阱区(3)和N型阱区(9)，N型阱区(9)的掺杂浓度高于N型顶部半导体层(4)的掺杂浓度；所述P型阱区(3)的表面形成相互接触的P型重掺杂区(5)和N型重掺杂区(6)，且N型重掺杂区(6)位于靠近N型阱区(9)的一侧，所述P型重掺杂区(5)和N型重掺杂区(6)上表面共同引出阴极电极；在部分N型重掺杂区(6)的上表面具有介质(7)，且介质(7)向N型阱区(9)一侧延伸并覆盖P型阱区(3)的上表面，在介质(7)表面形成栅导电材料(8)，介质(7)和栅导电材料(8)共同形成器件的栅结构，由导电材料(8)表面引出栅极电极；在N型阱区(9)的表面形成P型重掺杂区(10)，并由P型重掺杂区(10)表面引出阳极电极；在P型阱区(3)和N型阱区(9)之间的N型顶部半导体层(4)中，在靠近P型阱区(3)的一侧形成凹槽结构，凹槽的两侧壁及底部均由薄层介质(7‑1)覆盖，所述薄层介质(7‑1)的厚度小于介质(7)的厚度；所述薄层介质(7‑1)上覆盖有导电材料(8‑1)，所述导电材料(8‑1)连接栅极电极；所述凹槽底部与埋氧层(2)上表面之间是间距为T的导电路径，且T应不大于400nm；在凹槽与N型阱区(9)之间的N型顶部半导体层(4)中具有结型漂移区(11)。...

【技术特征摘要】
1.一种具有结型漂移区结构的薄SOILIGBT，包括沿器件垂直方向自下而上依次层叠设置的衬底层(1)、埋氧层(2)和N型顶部半导体层(4)；所述的N型顶部半导体层(4)两端分别形成P型阱区(3)和N型阱区(9)，N型阱区(9)的掺杂浓度高于N型顶部半导体层(4)的掺杂浓度；所述P型阱区(3)的表面形成相互接触的P型重掺杂区(5)和N型重掺杂区(6)，且N型重掺杂区(6)位于靠近N型阱区(9)的一侧，所述P型重掺杂区(5)和N型重掺杂区(6)上表面共同引出阴极电极；在部分N型重掺杂区(6)的上表面具有介质(7)，且介质(7)向N型阱区(9)一侧延伸并覆盖P型阱区(3)的上表面，在介质(7)表面形成栅导电材料(8)，介质(7)和栅导电材料(8)共同形成器件的栅结构，由导电材料(8)表面引出栅极电极；在N型阱区(9)的表面形成P型重掺杂区(10)，并由P型重掺杂区(10)表面引出阳极电极；在P型阱区(3)和N型阱区(9)之间的N型顶部半导体层(4)中，在靠近P型阱区(3)的一侧形成凹槽结构，凹槽的两侧壁及底部均由薄层介质(7-1)覆盖，所述薄层介质(7-1)的厚度小于介质(7)的厚度；所述薄层介质(7-1)上覆盖有导电材料(8-1)，所述导电材料(8-1)连接栅极电极；所述凹槽底部与埋氧层(2)上表面之间是间距为T的导电路径，且T应不大于400nm；在凹槽与N型阱区(9)之间的N型顶部半导体层(4)中具有结型漂移区...

【专利技术属性】
技术研发人员：罗小蓉，邓高强，杨洋，樊雕，孙涛，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51