包括不同类型的存储器单元的集成电路器件制造技术

集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。

【技术实现步骤摘要】
包括不同类型的存储器单元的集成电路器件[相关申请的交叉参考]本申请主张在2017年6月7日在韩国知识产权局提出申请的韩国专利申请第10-2017-0070863号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
本专利技术构思涉及电子领域，且更具体来说涉及集成电路芯片。
技术介绍
集成电路器件(例如半导体器件)可分类成存储器器件及逻辑器件。存储器器件用于存储数据且可分类成易失性存储器器件及非易失性存储器器件。易失性存储器器件(例如，动态随机存取存储器(DynamicRandomAccessMemory，DRAM)及静态随机存取存储器(StaticRandomAccessMemory，SRAM))在其电源供应中断时(例如，在电源被关断时)会丢失所存储的数据。非易失性存储器器件(例如，可编程只读存储器(programmableROM，PROM)、可擦可编程只读存储器(erasablePROM，EPROM)、电可擦可编程只读存储器(electricallyEPROM，EEPROM)及闪速存储器器件)即使在其电源供应中断时也不会丢失所存储的数据。为了实现高性能及低功耗，近来正开发下一代存储器器件(例如，磁性随机存取存储器(magneticrandomaccessmemory，MRAM)及相变随机存取存储器(phasechangerandomaccessmemory，PRAM))。下一代存储器器件包含根据被施加的电流及/或电压而具有不同电阻值的材料，且即使电源供应中断仍会维持所述电阻值。
技术实现思路
集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的所述上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；选择元件，被配置成控制流过所述可变电阻元件的电流；以及层间绝缘层，连续地延伸至与所述闪速存储器单元晶体管及所述选择元件二者交叠。集成电路器件可包括：衬底；闪速存储器单元晶体管，包括设置在所述衬底上的单元栅极电极；以及外围晶体管，被配置成产生用于操作所述闪速存储器单元晶体管的信号。所述外围晶体管可包括外围栅极电极及设置在所述衬底中的外围源极/漏极区。所述集成电路器件还可包括：可变电阻元件，位于所述衬底上；以及选择晶体管，被配置成控制流过所述可变电阻元件的电流且可包括设置在所述衬底中的选择源极/漏极区。附图说明图1示出根据本专利技术构思示例性实施例的半导体器件的简化剖视图。图2到图4示出根据本专利技术构思示例性实施例的图1所示第一存储器区段中的存储器单元阵列的电路图。图5示出根据本专利技术构思示例性实施例的图1所示第二存储器区段中的单位存储器单元。图6示出根据本专利技术构思示例性实施例的半导体器件的简化剖视图。图7示出根据本专利技术构思示例性实施例的图6所示半导体器件的平面图。图8示出根据本专利技术构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。图9示出根据本专利技术构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。图10示出根据本专利技术构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。图11示出根据本专利技术构思示例性实施例的图6所示半导体器件的剖视图。图12A及图12B示出根据本专利技术构思示例性实施例的可变电阻元件的剖视图。图13示出根据本专利技术构思示例性实施例的半导体器件的简化剖视图。图14示出根据本专利技术构思示例性实施例的图13所示半导体器件的平面图。图15示出根据本专利技术构思示例性实施例的沿图14所示线I-I’、II-II’、及III-III’截取的剖视图。图16示出根据本专利技术构思示例性实施例的图13所示半导体器件的剖视图。图17示出根据本专利技术构思示例性实施例的图13所示半导体器件的平面图。图18示出沿图7所示线I-I’截取的剖视图。图19、图20及图21示出根据本专利技术构思示例性实施例的一种形成半导体器件的方法。具体实施方式将结合附图阐述本专利技术构思的示例性实施例。除非另外指明，否则在全部各图中相同的参考编号指代相同的元件。本文中所使用的用语“及/或”包括相关联列出项中的一个或多个项的任意及所有组合。应理解，“元件A覆盖元件B”(或类似语言)意味着元件A位于元件B上但未必意味着元件A完全覆盖元件B。还应理解，“元件C与元件D同时形成”(或类似语言)意味着元件C与元件D在近似(但未必完全)相同的时间利用同一工艺形成。图1示出根据本专利技术构思示例性实施例的半导体器件的简化剖视图。参照图1，半导体器件1000可包括并排设置的第一存储器区段10与第二存储器区段20。半导体器件1000可包括衬底100，衬底100包括第一存储器区100_10及第二存储器区100_20。包括第一存储器区100_10及第二存储器区100_20的衬底100可为单个晶片(例如，由单晶半导体材料形成的单个晶片)的一部分，且更具体来说，包括第一存储器区100_10及第二存储器区100_20的衬底100可为包括在单个芯片中的单个晶片的一部分。因此，衬底100可具有连续的晶体结构且可具有一体结构。第一存储器区100_10与第二存储器区100_20可彼此连接，在一些实施例中直接彼此连接而无任何中间元件，且在第一存储器区100_10与第二存储器区100_20之间不存在晶体结构的中断。如图1所示，第一存储器区100_10的上表面U100_10与第二存储器区100_20的上表面U100_20可直接彼此连接以使得连续延伸。第一存储器区段10可包括闪速存储器单元结构，且衬底100的第一存储器区100_10可被称为闪速存储器区。第二存储器区段20可包括可变电阻存储器单元结构，且衬底100的第二存储器区100_20可被称为可变电阻存储器区。在一些实施例中，第一存储器区段10及第二存储器区段20中的每一者可用作主存储器。在一些实施例中，第一存储器区段10可用作主存储器，且第二存储器区段20可充当缓冲存储器。图2到图4示出根据本专利技术构思示例性实施例的图1所示第一存储器区段10中的存储器单元阵列的电路图。参照图2，在一些实施例中，第一存储器区段10可包括二维与非(NAND)闪速存储器单元阵列(例如，平面与非闪速存储器单元阵列)。举例来说，第一存储器区段10可包括多个单元串CSTR。所述多个单元串CSTR中的每一者可包括连接到串选择线SSL的串选择晶体管SST、分别连接到多条字线WL0到WLn(其中n是自然数)的多个存储器单元晶体管MCT以及连接到地选择线GSL的地选择晶体管GST。串选择晶体管SST可连接到多条位线BL0到BLm(其中m是自然数)中的一者，且地选择晶本文档来自技高网...

【技术保护点】
1.一种集成电路器件，其特征在于，包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区，所述选择源极/漏极区电连接到所述可变电阻元件，其中所述衬底包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面从所述闪速存储器区连续地延伸到所述可变电阻存储器区。

【技术特征摘要】
2017.06.07 KR 10-2017-0070863;2017.12.01 US 15/8281.一种集成电路器件，其特征在于，包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区，所述选择源极/漏极区电连接到所述可变电阻元件，其中所述衬底包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面从所述闪速存储器区连续地延伸到所述可变电阻存储器区。2.根据权利要求1所述的集成电路器件，其特征在于，所述衬底的所述闪速存储器区及所述可变电阻存储器区构成一体结构。3.根据权利要求1所述的集成电路器件，其特征在于，还包括在所述可变电阻元件的一侧上延伸的包封层，其中所述包封层从所述可变电阻元件的所述一侧连续地延伸到所述闪速存储器区上并与所述闪速存储器单元晶体管交叠。4.根据权利要求3所述的集成电路器件，其特征在于，在平面图中，所述包封层包围所述可变电阻元件的所述一侧。5.根据权利要求4所述的集成电路器件，其特征在于，所述包封层包含氮化物。6.根据权利要求1所述的集成电路器件，其特征在于，所述可变电阻元件的下表面高于所述单元栅极电极的上表面。7.根据权利要求6所述的集成电路器件，其特征在于，所述单元栅极电极包括垂直地堆叠在所述衬底的所述闪速存储器区上的多个单元栅极电极，且其中所述可变电阻元件的下表面高于所述多个单元栅极电极中的最上的一个单元栅极电极的上表面。8.根据权利要求1所述的集成电路器件，其特征在于，还包括外围晶体管，所述外围晶体管被配置成产生用于操作所述闪速存储器单元晶体管的信号且包括设置在所述衬底中的外围源极/漏极区。9.根据权利要求1所述的集成电路器件，其特征在于，所述闪速存储器单元晶体管包括设置在所述衬底的所述闪速存储器区中的单元源极/漏极区。10.一种集成电路器件，其特征在于，包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠...

【专利技术属性】
技术研发人员：李吉镐，高宽协，金泓秀，林濬熙，田昌勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR