存储器中子阵列之间的数据传送制造技术

本发明专利技术包含用于存储器中子阵列之间的数据传送的设备及方法。实例可包含第一存储器单元子阵列及第二存储器单元子阵列，其中所述第一子阵列的第一部分的存储器单元及所述第二子阵列的第一部分的存储器单元耦合到第一感测电路条带。第三存储器单元子阵列可包含耦合到第二感测电路条带的第一部分的存储器单元。所述第二子阵列的第二部分的存储器单元及所述第三子阵列的第二部分的存储器单元可耦合到第三感测电路条带。第二阵列的特定行可包含来自耦合到来自所述第二阵列中的所述第二部分的存储器单元的存储器单元的所述第二阵列中的所述第一部分的存储器单元的存储器单元。

【技术实现步骤摘要】
存储器中子阵列之间的数据传送
本专利技术大体上涉及半导体存储器及方法，且更特定来说，本专利技术涉及用于存储器中子阵列之间的数据传送的设备及方法。
技术介绍
存储器装置通常被提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在不供电时留存经存储数据提供永久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STTRAM)等。电子系统通常包含若干处理资源(例如，一或多个处理器)，其可检索及执行指令且将经执行指令的结果存储到适当的位置。处理器可包括若干功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述组合逻辑块可用于通过对数据(例如，一或多个操作数)执行操作来执行指令。如本文使用，操作可为例如布尔运算，例如AND、OR、NOT、NAND、NOR及XOR及/或其它运算(例如，逆运算、移位运算、数学运算、统计运算以及许多其它可能运算)。举例来说，功能单元电路可用于经由若干逻辑运算对操作数执行算术运算，例如加法、减法、乘法及除法。电子系统中的若干组件可涉及将指令提供到功能单元电路以供执行。所述指令可例如由处理资源(例如控制器及/或主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。指令及数据可在功能单元电路开始对数据执行指令之前从存储器阵列检索且排序及/或缓冲。此外，因为不同类型的操作可通过功能单元电路在一或多个时钟循环中执行，所以指令及数据的中间结果也可被排序及/或缓冲。在许多实例中，处理资源(例如，处理器及相关联的功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。处理性能可在存储器中处理装置中改进，其中处理器可内部地且接近存储器实施(例如，直接在与存储器阵列相同的芯片上实施)。存储器中处理装置可通过减少及/或消除外部通信而节省时间且还可节约电力。然而，执行除了处理操作之外的其它功能(例如读取及写入操作)的可能性可影响存储器中处理装置的数据处理时间。
技术实现思路
本专利技术的一个方面涉及一种设备。在一个实施例中，所述设备包括：第一存储器单元阵列(425-0)及第二存储器单元阵列(425-1)，其中所述第一阵列(425-0)的第一部分的存储器单元及所述第二阵列(425-1)的第一部分的存储器单元耦合到第一感测电路条带(424-1)；第三存储器单元阵列(425-2)，其中所述第三阵列(425-2)的第一部分的存储器单元耦合到第二感测电路条带(424-3)，且其中所述第二阵列(425-1)的第二部分的存储器单元及所述第三阵列(425-2)的第二部分的存储器单元耦合到第三感测电路条带(424-2)；且其中所述第二阵列(425-1)的特定行通过将来自所述第一部分的存储器单元的所述存储器单元耦合(461)到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二阵列(425-1)中的所述第一部分的存储器单元的存储器单元。本专利技术的另一方面涉及一种设备。在一个实施例中，所述设备包括：存储器单元阵列(630)；及控制器(540、640)，其耦合到所述存储器单元阵列(630)且经配置以：引导数据从第一子阵列(425-0)的行中的第一部分的存储器单元到第一感测电路(424-1)的移动；引导所述数据的补集从所述第一感测电路(424-1)到第二子阵列(425-1)中的存储器单元的特定行的移动，其中存储器单元的所述特定行的每一存储器单元耦合到存储器单元的所述特定行的邻近存储器单元；及引导所述数据的所述补集从所述第二子阵列(425-1)中的存储器单元的所述特定行中的存储器单元到所述第二子阵列(425-1)中的存储器单元的所述特定行中的邻近存储器单元的移动。本专利技术的又另一方面涉及一种用于操作存储器装置(620)的方法。在一个实施例中，所述方法包括：感测存储于第一子阵列(425-0)中的行上的第一部分的存储器单元中的数据；将所述数据移动到第一感测电路条带(424-1)；将所述数据的补集从所述第一感测电路条带(424-1)移动到第二子阵列(425-1)中的行上的第一部分的存储器单元及所述第二子阵列(425-1)中的所述行上的第二部分的存储器单元，其中所述第二子阵列(425-1)中的所述行通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二子阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二子阵列(425-1)中的所述第一部分的存储器单元的存储器单元；将所述数据的所述补集移动到第二感测电路条带(424-3)；及将所述数据从所述第二感测电路条带(424-3)移动到第三子阵列(425-2)中的行上的第一部分的存储器单元。本专利技术的又另一方面涉及一种用于操作存储器装置(620)的方法。在一个实施例中，所述方法包括：经由由第一子阵列(425-0)中的第一部分的存储器单元及第二子阵列(425-1)中的第一部分的存储器单元共享的第一感测电路条带(424-1)将数据从所述第一子阵列(425-0)传送到所述第二子阵列(425-1)；将所述数据从所述第二子阵列(425-1)中的所述第一部分的存储器单元移位到所述第二子阵列(425-1)中的第二部分的存储器单元，其中所述第二子阵列(425-1)中的所述第一部分的存储器单元通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元耦合到所述第二子阵列(425-1)中的所述第二部分的存储器单元；及经由由所述第二子阵列(425-1)中的所述第二部分的存储器单元及第三子阵列(425-2)中的第一部分的存储器单元共享的第二感测电路条带(424-3)将所述数据从所述第二子阵列(425-1)传送到所述第三子阵列(425-2)。附图说明图1是根据本专利技术的若干实施例的计算系统中的存储器装置的库的多个区段的框图。图2A到2B是说明根据本专利技术的若干实施例的感测电路的示意图。图3是根据本专利技术的若干实施例的存储器装置的示意图。图4A是根据本专利技术的若干实施例的呈一晶体管一电容器(1T1C)配置的存储器装置的库中的区段的框图。图4B是说明根据本专利技术的若干实施例的呈1T1C配置的存储器装置电路的实例的示意图。图5是根据本专利技术的若干实施例的控制器的更详细框图。图6是根据本专利技术的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。具体实施方式本专利技术包含用于存储器中子阵列之间的数据传送的设备及方法。如本文描述，实例设备可包含第一存储器单元子阵列及第二存储器单元本文档来自技高网...

【技术保护点】
1.一种设备，其包括：第一存储器单元阵列(425‑0)及第二存储器单元阵列(425‑1)，其中所述第一阵列(425‑0)的第一部分的存储器单元及所述第二阵列(425‑1)的第一部分的存储器单元耦合到第一感测电路条带(424‑1)；及第三存储器单元阵列(425‑2)，其中所述第三阵列(425‑2)的第一部分的存储器单元耦合到第二感测电路条带(424‑3)，且其中所述第二阵列(425‑1)的第二部分的存储器单元及所述第三阵列(425‑2)的第二部分的存储器单元耦合到第三感测电路条带(424‑2)；且其中所述第二阵列(425‑1)的特定行通过将来自所述第一部分的存储器单元的所述存储器单元耦合(461)到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二阵列(425‑1)中的所述第二部分的存储器单元的存储器单元的所述第二阵列(425‑1)中的所述第一部分的存储器单元的存储器单元。

【技术特征摘要】
2017.06.07 US 15/616,6421.一种设备，其包括：第一存储器单元阵列(425-0)及第二存储器单元阵列(425-1)，其中所述第一阵列(425-0)的第一部分的存储器单元及所述第二阵列(425-1)的第一部分的存储器单元耦合到第一感测电路条带(424-1)；及第三存储器单元阵列(425-2)，其中所述第三阵列(425-2)的第一部分的存储器单元耦合到第二感测电路条带(424-3)，且其中所述第二阵列(425-1)的第二部分的存储器单元及所述第三阵列(425-2)的第二部分的存储器单元耦合到第三感测电路条带(424-2)；且其中所述第二阵列(425-1)的特定行通过将来自所述第一部分的存储器单元的所述存储器单元耦合(461)到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二阵列(425-1)中的所述第一部分的存储器单元的存储器单元。2.根据权利要求1所述的设备，其中所述设备经配置以经由所述第一感测电路条带、所述第二阵列的所述第一及第二部分的存储器单元、所述第三感测电路条带及所述第三阵列的所述第二部分的存储器单元将数据从所述第一阵列的所述第一部分的存储器单元移动到所述第三阵列的所述第一部分的存储器单元。3.根据权利要求2所述的设备，其中所述设备经配置以：经由所述第一感测条带将所述数据的补集从所述第一阵列的所述第一部分的存储器单元移动到所述第二阵列的所述特定行上的所述第二阵列的所述第一部分的存储器单元；及将所述数据的所述补集从所述特定行上的所述第二阵列的第一部分的存储器单元移动到所述特定行上的所述第二阵列的所述第二部分的存储器单元。4.根据权利要求1到3中任一权利要求所述的设备，其中所述第三阵列的特定行通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第三阵列中的所述第二部分的存储器单元的存储器单元的所述第三阵列中的所述第一部分的存储器单元的存储器单元。5.根据权利要求4所述的设备，其中所述设备经配置以：经由所述第三感测电路条带将数据从所述第二阵列的所述特定行上的所述第二部分的存储器单元移动到所述第三阵列的所述特定行上的所述第一部分的存储器单元；将数据从所述第三阵列的所述特定行上的所述第一部分的存储器单元移动到所述第三阵列的所述特定行上的所述第二部分的存储器单元；及将数据从所述第三阵列的所述特定行上的所述第二部分的存储器单元移动到所述第三阵列中的另一行上的所述第二部分的存储器单元。6.一种设备，其包括：存储器单元阵列(630)；及控制器(540、640)，其耦合到所述存储器单元阵列(630)且经配置以：引导数据从第一子阵列(425-0)的行中的第一部分的存储器单元到第一感测电路(424-1)的移动；引导所述数据的补集从所述第一感测电路(424-1)到第二子阵列(425-1)中的存储器单元的特定行的移动，其中存储器单元的所述特定行的每一存储器单元耦合到存储器单元的所述特定行的邻近存储器单元；及引导所述数据的所述补集从所述第二子阵列(425-1)中的存储器单元的所述特定行中的存储器单元到所述第二子阵列(425-1)中的存储器单元的所述特定行中的邻近存储器单元的移动。7.根据权利要求6所述的设备，其中所述控制器进一步经配置以：引导所述数据的所述补集从所述第二子阵列的存储器单元的所述特定行中的所述邻近存储器单元到第二感测电路的移动。8.根据权利要求7所述的设备，其中所述控制器进一步经配置以：引导所述数据从所述第二感测电路到第三子阵列中的存储器单元的特定行的移动，其中存储器单元的所述特定行的每一存储器单元耦合到存储器单元的所述特定行的邻近存储器单元。9.根据权利要求6到8中任一权利要求所述的设备，其中所述控制器进一步经配置以：引导所述数据从所述第三子阵列中的存储器单元的所述特定行中的存储器单元到所述第三子阵列中的存储器单元的...

【专利技术属性】
技术研发人员：J·T·扎沃德恩，G·E·胡申，R·C·墨菲，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US