GOA电路及具有该GOA电路的HG2D像素结构制造技术

本发明专利技术公开了一种具有该GOA电路的HG2D像素结构，所述GOA电路包括母线单元和多个联级的GOA驱动单元，所述母线单元中排列有奇数条CK时钟信号线，每一所述GOA驱动单元连接一CK时钟信号线；每一所述CK时钟信号线的CK信号占空比设置为Duty(100/N)/(100/N)。本发明专利技术可以有效的减少了CK时钟信号线的条数，其在应用在HG2D像素结构时，使用奇数条数的CK时钟信号线，就可以使用一些中间CK时钟信号线的数目，如6CK,10CK,CK时钟信号线的数目以2的倍数倍增，可以更好的利用空间，能够合理的安排电路布线，节省了电路布线空间。

【技术实现步骤摘要】
GOA电路及具有该GOA电路的HG2D像素结构
本专利技术涉及液晶显示等
，具体为一种GOA电路及具有该GOA电路的HG2D像素结构。
技术介绍
随着TFT性能的提升，GOA技术目前已经普遍应用于我们的面板中，GOA技术具有很多的优点，可以节省GateIC，提升客户良率，实现无边框设计等。GOA电路包括一般包括GOA驱动单元(Circuit)和母线单元(busline)两部分，其中母线单元(busline)包括CK信号线、XCK信号线和STV信号线和VSS信号线、LC控制信号线等。一般情况下，GOA电路总是CK信号和XCK信号同时出现，一个作为续传讯号，一个作为下拉讯号，使GOA电路不断续传下去。在进阶的多CK信号GOA电路中，一般也是采用2CK、4CK、6CK、8CK,10CK、12CK等成对出现的架构，如图1、图2所示，图1为2个CK信号的GOA电路排布，图2为4个CK信号的GOA电路排布。多CK信号GOA电路有很多优点，如降低单条CKRCloading，提高充电时间等，但是也有一些缺点，CK信号线条数越多，CK信号线总宽度越宽，则所需电路布线(Layout)空间越大，系统复杂度增加等。
技术实现思路
本专利技术的目的是：提供一种GOA电路，以解决现有技术中CK信号线总宽度宽，所需电路布线(Layout)空间大，电路布线复杂的问题。实现上述目的的技术方案是：一种GOA电路，包括母线单元和多个联级的GOA驱动单元，所述母线单元中排列有奇数条CK时钟信号线，每一所述GOA驱动单元连接一CK时钟信号线；每一所述CK时钟信号线的CK信号占空比设置为Duty(100/N)/(100/N)。在本专利技术一较佳实施例中，该奇数为大于2的整数。在本专利技术一较佳实施例中，所述GOA单元包括上拉控制模块、上拉模块、下传模块、下拉维持模块、下拉模块以及自举电容；所述上拉控制模块分别与所述下传模块以及所述下拉维持模块连接；所述上拉模块分别与CK时钟信号线以及本级的扫描线连接；所述下传模块分别与CK时钟信号线以及下拉模块连接；所述下拉维持模块以及所述下拉模块分别与下拉信号线连接；所述下拉模块分别与本级的扫描线连接；所述自举电容的一端分别与所述上拉控制模块以及所述下传模块连接，另一端与本级的扫描线连接。在本专利技术一较佳实施例中，所述上拉控制模块包括第一薄膜晶体管T11，所述第一薄膜晶体管T11的栅极用以接收第N-1级的GOA单元的触发信号，漏极分别与所述下传模块以及所述下拉维持模块连接。在本专利技术一较佳实施例中，所述下传模块包括第二薄膜晶体管T22，所述第二薄膜晶体管T22的栅极与所述第一薄膜晶体管T11的漏极连接，所述第二薄膜晶体管T22的源极与所述CK时钟信号线连接，所述第二薄膜晶体管T22的漏极用以输出本级的GOA单元的触发信号。在本专利技术一较佳实施例中，所述上拉模块包括第三薄膜晶体管T21，所述第三薄膜晶体管T21的栅极与第一薄膜晶体管T11的漏极连接，所述第三薄膜晶体管T21的源极与所述CK时钟信号线连接，所述第三薄膜晶体管T21的漏极与本级的扫描线连接。在本专利技术一较佳实施例中，所述下拉模块包括第四薄膜晶体管T41和第五薄膜晶体管T31，所述第四薄膜晶体管T41的栅极与第N+1级扫描线连接，所述第四薄膜晶体管T41的源极与第二薄膜晶体管T22的栅极连接，所述第四薄膜晶体管T41的漏极与下拉信号线连接；所述第五薄膜晶体管T31的栅极与第N+1级扫描线连接，所述第五薄膜晶体管T31的源极与本级的扫描线连接，所述第五薄膜晶体管T31的漏极与下拉信号线连接。在本专利技术一较佳实施例中，所述下拉维持模块包括第六薄膜晶体管T52、第七薄膜晶体管T51、第八薄膜晶体管T42、第九薄膜晶体管T32；所述第六薄膜晶体管T52的栅极与第一薄膜晶体管T11的漏极连接，源极与第七薄膜晶体管T51的漏极连接，栅极与下拉信号线连接；所述第七薄膜晶体管T51的栅极与其源极连接用以接收控制信号；所述第八薄膜晶体管T42的栅极与所述第六薄膜晶体管T52的源极连接，所述第八薄膜晶体管T42的源极与所述第一薄膜晶体管T11的漏极连接，所述第八薄膜晶体管T42的漏极与下拉信号线连接；所述第九薄膜晶体管T32的栅极与所述六薄膜晶体管T52的源极连接，所述九薄膜晶体管T32的源极与本级的扫描线连接，所述九薄膜晶体管T32的漏极与下拉信号线连接。在本专利技术一较佳实施例中，所述的GOA电路还包括多级预充电单元，对应连接至每一级所述GOA驱动单元；其中，所述第一薄膜晶体管T11的栅极用以接收第N-2级的GOA单元的触发信号；所述第四薄膜晶体管T41的栅极与第N+2级扫描线连接，所述第四薄膜晶体管T41的源极与第二薄膜晶体管T22的栅极连接，所述第四薄膜晶体管T41的漏极与下拉信号线连接；所述第五薄膜晶体管T31的栅极与第N+2级扫描线连接。本专利技术还提供一种HG2D像素结构，包括GOA电路。本专利技术的优点是：本专利技术的GOA电路，可以有效的减少了CK时钟信号线的条数，如当所需CK时钟信号线的条数大于2条而不满足4条时，可使用3条CK时钟信号线，以减少CK时钟信号线的条数，其在应用在HG2D像素结构时，使用奇数条数的CK时钟信号线，就可以使用一些中间CK时钟信号线的数目，如6CK,10CK,CK时钟信号线的数目以2的倍数倍增，可以更好的利用空间，能够合理的安排电路布线，节省了电路布线空间。附图说明下面结合附图和实施例对本专利技术作进一步解释。图1为现有技术中2个CK信号的GOA电路排布；图2为现有技术中4个CK信号的GOA电路排布；图3为实施例1的GOA驱动单元结构图；图4为实施例1的CK时钟信号波形图；图5为实施例2的GOA驱动单元结构图；图6为HG2D像素结构的部分GOA电路结构图；其中，1GOA驱动单元；2母线单元；100上拉控制模块；200上拉模块；300下传模块；400下拉维持模块；500下拉模块；600自举电容；700下拉信号线；800CK时钟信号线；900本级的扫描线。具体实施方式以下实施例的说明是参考附加的图式，用以例示本专利技术可用以实施的特定实施例。本专利技术所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「顶」、「底」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。实施例1：参照图1、图2，一种GOA电路，包括母线单元2和多个联级的GOA驱动单元1，所述母线单元2中排列有奇数条CK时钟信号线800、STV信号线，每一所述GOA驱动单元1连接一CK时钟信号线800。每一所述CK时钟信号线800的CK信号占空比设置为Duty(100/N)/(100/N)。该奇数为大于2的整数，本实施例中以3条CK时钟信号线800为例，对本专利技术作进一步解释。当母线单元2中排列有3条CK时钟信号线800时，每一CK时钟信号线800的CK信号占空比设置为Duty33/33。CK时钟信号线800分别标记为CK1、CK2、CK3。其输出的时钟信号如图3所示。奇数条CK时钟信号线800可应用于Layout空间在奇偶数之间，例如当CK时钟信号线800排布时，出现需要多于2条不到4条的情况，实际可以排列3条即可时，则采用3条的CK时钟信号线8本文档来自技高网...

【技术保护点】
1.一种GOA电路，其特征在于，包括母线单元和多个联级的GOA驱动单元，所述母线单元中排列有奇数条CK时钟信号线，每一所述GOA驱动单元连接一CK时钟信号线；每一所述CK时钟信号线的CK信号占空比设置为Duty(100/N)/(100/N)。

【技术特征摘要】
1.一种GOA电路，其特征在于，包括母线单元和多个联级的GOA驱动单元，所述母线单元中排列有奇数条CK时钟信号线，每一所述GOA驱动单元连接一CK时钟信号线；每一所述CK时钟信号线的CK信号占空比设置为Duty(100/N)/(100/N)。2.根据权利要求1所述的GOA电路，其特征在于，该奇数为大于2的整数。3.根据权利要求2所述的GOA电路，其特征在于，所述GOA单元包括上拉控制模块、上拉模块、下传模块、下拉维持模块、下拉模块以及自举电容；所述上拉控制模块分别与所述下传模块以及所述下拉维持模块连接；所述上拉模块分别与CK时钟信号线以及本级的扫描线连接；所述下传模块分别与CK时钟信号线以及下拉模块连接；所述下拉维持模块以及所述下拉模块分别与下拉信号线连接；所述下拉模块分别与本级的扫描线连接；所述自举电容的一端分别与所述上拉控制模块以及所述下传模块连接，另一端与本级的扫描线连接。4.根据权利要求3所述的GOA电路，其特征在于，所述上拉控制模块包括第一薄膜晶体管T11，当所述CK时钟信号线的条数为3时，所述第一薄膜晶体管T11的栅极用以接收第N-1级的GOA单元的触发信号，漏极分别与所述下传模块以及所述下拉维持模块连接。5.根据权利要求4所述的GOA电路，其特征在于，所述下传模块包括第二薄膜晶体管T22，所述第二薄膜晶体管T22的栅极与所述第一薄膜晶体管T11的漏极连接，所述第二薄膜晶体管T22的源极与所述CK时钟信号线连接，所述第二薄膜晶体管T22的漏极用以输出本级的GOA单元的触发信号。6.根据权利要求5所述的GOA电路，其特征在于，所述上拉模块包括第三薄膜晶体管T21，所述第三薄膜晶体管T21的栅极与第一薄膜晶体管T11的漏极连接，所述第三薄膜晶体管T21的源极与所述CK时钟信号线连接，所述第三薄膜晶体管T21的漏极与本级的扫描线连接。7.根据权利...

【专利技术属性】
技术研发人员：吕晓文，陈书志，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：广东,44