一种超低电压等值逻辑比较器电路及芯片制造技术

本实用新型专利技术涉及超低电压等值逻辑比较器电路一种超低电压等值逻辑比较器电路及芯片，包括上拉模块、电压调节模块、上拉PMOS管及与上拉模块对应导通或截止的下拉模块；上拉模块的第一端连接提供输入信号的外部电路，上拉模块的第二端连接上拉PMOS管的源极和电源，上拉模块的第三端连接电压调节模块的第二端；电压调节模块的第一端连接补偿调整电路，电压调节模块的第三端接地，电压调节模块的第二端与上拉模块的第三端的连接节点还连接上拉PMOS管的栅极；上拉PMOS管的漏极连接超低电压等值逻辑比较器电路的输出端和下拉模块的第二端，下拉模块的第一端连接外部电路且其第三端接地。本方案加速信号传递，强化输出零值时输出端电平下拉能力，自适应性强。

【技术实现步骤摘要】
一种超低电压等值逻辑比较器电路及芯片
本技术涉及集成电路及芯片领域，更具体地说，涉及一种超低电压等值逻辑比较器电路及芯片。
技术介绍
一般认为，MOS晶体管在栅源电压VGS没超过阈值电压Vth时，源漏之间的沟道消失，晶体管处于关断状态。但实际上在VGS接近Vth时，源漏之间仍有一定的漏电流Ileak，而且会比VGS＝0时大好几个数量级，这是因为在源漏电压VDS一定时，Ileak随着VGS的增加成指数级别增长。然而近年来，更广泛的无线射频无源器件、物联网及移动互联节点芯片及超低电压处理器芯片的需求，将触发了对超低功耗数字模块的研发热潮，其极大的鼓励了对芯片内超低功耗数字系统的研究开发工作。在不影响功能的前提下，降低工作电压是其中一种最有效的方法。同时，随着半导体工艺中的晶体管特征尺寸已经步入了超深亚微米区域，经过专门设计出的数字系统芯片在采用超低供电电压后，既能有效抑制静态功耗，提高电路的能效，并能维持一定的性能。准NMOS/PMOS电路与电阻负载电路是经典的快速有比逻辑电路，然而在超低电压情况下由于上拉负载电流的存在，准NMOS电路在输出低电平时远高于零电压而导致信号失效。而近年来在低电压应用领域得到关注的电流模与差分逻辑电路虽然解决了信号完整性问题，但也分别存在电压难以降低(叠加的尾电流NMOS)和版图复杂度过高等问题。在亚阈值供电时，无论采用何种逻辑风格和电路类型，除了电压的变动会给逻辑延时带来指数级别的大幅度影响外，工艺偏差对电路性能带来的影响也是非常明显的。工艺偏差对逻辑功能的危害主要表现在FS或SF(FastNMOS，SlowPMOS&SlowNMOS，FastPMOS)情况下输出端逻辑摆幅单边失衡而导致信号不完整；对速度的影响则是由于FS，SF或者SS造成了输出端电平的高-低或低-高转换时间的拖长，进而增加了逻辑延时。
技术实现思路
本技术要解决的技术问题在于，针对现有技术的上述缺陷，提供一种超低电压等值逻辑比较器电路及芯片。本技术解决其技术问题所采用的技术方案是：构造一种超低电压等值逻辑比较器电路，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；所述上拉PMOS管的漏极连接所述超低电压等值逻辑比较器电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下拉模块的第一端连接所述外部电路，所述下拉模块的第三端接地；所述上拉模块和所述下拉模块根据所述输入信号导通或截止，并结合所述电压调节模块控制所述上拉PMOS管的上拉电流，以使所述超低电压等值逻辑比较器电路的输出端快速输出电平信号；其中，所述上拉模块、所述下拉模块以及所述电压调节模块在导通时均为亚阈值导通状态。优选地，所述上拉模块包括多个并联的上拉支路，所有所述上拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述上拉模块的第二端和第三端。优选地，每一条所述上拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述上拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。优选地，每一条所述上拉支路包括两个串联的MOS管，所述两个串联的MOS管包括一个PMOS管和一个NMOS管；所有所述上拉支路中的PMOS管的源极并联连接，且并联连接的节点作为所述上拉模块的第二端连接所述上拉PMOS管的源极；所有所述上拉支路中的NMOS管的源极并联连接，且并联连接的节点作为所述上拉模块的第三端连接所述电压调节模块；每一条所述上拉支路中的PMOS管漏极与对应的NMOS管的漏极串联连接，每一条所述上拉支路中的PMOS管的栅极和NMOS管的栅极分别连接所述外部电路。优选地，所述下拉模块包括多个并联的下拉支路，所有所述下拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述下拉模块的第二端和第三端。优选地，所述下拉模块中的每一条下拉支路与所述上拉模块中的上拉支路一一对应。优选地，每一条所述下拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述下拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。优选地，每一条所述下拉支路包括两个串联的MOS管，所述两个串联的MOS管包括第一NMOS管和第二NMOS管；所有所述下拉支路中的第一NMOS管的漏极并联连接，且并联连接的节点作为所述下拉模块的第二端连接所述上拉PMOS管的漏极；所有所述下拉支路中的第二NMOS管的源极并联连接，且并联连接的节点作为所述下拉模块的第三端接地；每一条所述下拉支路中的第一NMOS管的源极与所述第二NMOS管的漏极串联连接，每一条所述下拉支路中的第一NMOS管的栅极和第二NMOS管的栅极分别连接所述外部电路。优选地，所述电压调节模块包括两个串联的NMOS管；所述两个串联的NMOS管中的一个NMOS管的漏极作为所述电压调节模块的第二端连接所述上拉模块和所述上拉PMOS管的栅极，源极与另一个NMOS管的漏极串联连接，栅极与另一个NMOS管的栅极连接并连接至所述补偿调整电路；所述另一个NMOS管的源极作为所述电压调节模块的第三端接地。本技术还提供一种芯片，包括以上所述的超低电压等值逻辑比较器电路。实施本技术的超低电压等值逻辑比较器电路，具有以下有益效果：该超低电压等值逻辑比较器电路通过上拉模块根据输入信号的变化，动态地控制上拉PMOS管的电流，在保证速度优势的情况下，进一步优化电路结构和版图面积，且可维持较低功耗，同时还可使应用本技术的数字集成电路可工作在超低电压、超低功耗环境，可以从基础上发送数字集成电路在超低电压工作时的不稳定因素，并且提高逻辑信号传递的速度，使得电路在低电压环境下仍能维持一定的性能。附图说明下面将结合附图及实施例对本技术作进一步说明，附图中：图1是本技术超低电压等值逻辑比较器电路的功能框图；图2是本技术超低电压等值逻辑比较器电路一具体实施例的电路原理图；图3是为图2的电路与传统方案的时延对比图。具体实施方式为了对本技术的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本技术的具体实施方式。本技术结合有比逻辑设计风格，研究能用于人体医学芯片与无源器件等超低电压、超低功耗的专用亚阈值逻辑单元或基础模块，并基于与流行数字电路集成系统芯片兼容和移植性考虑，本技术所设计的电路为基于超深亚微米或以下标准CMOS工艺进行的研究与设计。具体的，本技术通过考察各种拓扑连接结构在实现不同逻辑功能上的优缺点，同时基于亚阈值电流方程、节点电容和充放电的模型去分析和简化充放电路径上等效的晶体管的数目。在低功耗、超低供电电压这个前提下，寻找减少电容负载、增强电容控制与效能的优化方案和整合，提出一种新的超低电压等值逻辑比较器电路。参考图1，图1为本技术提供的一种超低电压等值逻辑比较器电路的功能本文档来自技高网...

【技术保护点】
1.一种超低电压等值逻辑比较器电路，其特征在于，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；所述上拉PMOS管的漏极连接所述超低电压等值逻辑比较器电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下拉模块的第一端连接所述外部电路，所述下拉模块的第三端接地；所述上拉模块和所述下拉模块根据所述输入信号导通或截止，并结合所述电压调节模块控制所述上拉PMOS管的上拉电流，以使所述超低电压等值逻辑比较器电路的输出端快速输出电平信号；其中，所述上拉模块、所述下拉模块以及所述电压调节模块在导通时均为亚阈值导通状态。

【技术特征摘要】
1.一种超低电压等值逻辑比较器电路，其特征在于，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；所述上拉PMOS管的漏极连接所述超低电压等值逻辑比较器电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下拉模块的第一端连接所述外部电路，所述下拉模块的第三端接地；所述上拉模块和所述下拉模块根据所述输入信号导通或截止，并结合所述电压调节模块控制所述上拉PMOS管的上拉电流，以使所述超低电压等值逻辑比较器电路的输出端快速输出电平信号；其中，所述上拉模块、所述下拉模块以及所述电压调节模块在导通时均为亚阈值导通状态。2.根据权利要求1所述的超低电压等值逻辑比较器电路，其特征在于，所述上拉模块包括多个并联的上拉支路，所有所述上拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述上拉模块的第二端和第三端。3.根据权利要求2所述的超低电压等值逻辑比较器电路，其特征在于，每一条所述上拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述上拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。4.根据权利要求3所述的超低电压等值逻辑比较器电路，其特征在于，每一条所述上拉支路包括两个串联的MOS管，所述两个串联的MOS管包括一个PMOS管和一个NMOS管；每一条所述上拉支路中的PMOS管漏极与对应的NMOS管的漏极串联连接，每一条所述上拉支路中的PMOS管的栅极和...

【专利技术属性】
技术研发人员：史伟伟，
申请(专利权)人：深圳大学，
类型：新型
国别省市：广东,44