静电放电保护装置制造方法及图纸

本发明专利技术公开了一种静电放电保护装置，包含分压电路、电阻、电容、第一主晶体管、第二主晶体管、第一控制电路及第二控制电路。分压电路耦接于第一系统电压端及第二系统电压端以提供一分压。电阻耦接于第一系统电压端，而电容耦接于电阻。第一主晶体管及第二主晶体管串联于第一系统电压端及第二系统电压端之间。当静电放电事件发生时，第一控制电路根据分压电路及电阻所提供的电压导通第一主晶体管。当静电放电事件发生时，第二控制电路根据分压电路及第一控制电路所提供的电压导通第二主晶体管。

【技术实现步骤摘要】
静电放电保护装置
本专利技术涉及一种静电放电(electrostaticdischarge)保护装置，尤其是一种适合用于高电源供电电压的静电放电保护装置。
技术介绍
随着电子元件的尺寸缩减，电子元件的操作电压也跟着降低。举例来说，现在的内核装置一般会操作在1V以下的电压，而输入/输出装置则会操作在2V以下的电压。如此一来，电子元件的耗能也会随之降低。然而，电子元件也就更容易受到高电压的破坏。因此，当这类型的电子元件因为系统中的应用操作而需要接收到较高的电源供电电压时，就可能造成系统可靠度的问题。此外，当静电放电保护装置是利用低电压工艺电子元件来制造时，情况还会变得更加复杂。在这种情况下，为了承受其他电路在正常模式下所需的高操作电压，静电放电保护装置所提供的放电路径常常需要包含堆叠(stack)一个以上的晶体管，以避免其中的晶体管击穿(breakdown)损坏。然而，堆叠晶体管常具有无法同步导通的特性，使得静电放电保护装置的导通效率大为降低。再者，如果静电放电保护装置中的晶体管无法迅速导通，放电电流就可能穿透其他电路，并进入其中较为脆弱的功能区块，进而造成损坏。
技术实现思路
本专利技术的一实施例提供一种静电放电(electrostaticdischarge)保护装置，静电放电保护装置包含分压电路、电阻、电容、第一主晶体管、第二主晶体管、第一控制电路及第二控制电路。分压电路耦接于第一系统电压端以接收第一电压，并耦接于第二系统电压端以接收第二电压。分压电路提供介于第一电压及第二电压之间的至少一电压。电阻具有第一端及第二端，电阻的第一端耦接于第一系统电压端。电容具有第一端及第二端，电容的第一端耦接于电阻的第二端。第一主晶体管具有第一端、第二端及控制端，第一主晶体管的第一端耦接于第一系统电压端。第二主晶体管具有第一端、第二端及控制端，第二主晶体管的第一端耦接于第一主晶体管的第二端，第二主晶体管的第二端耦接于第二系统电压端。当静电放电事件发生时，第一控制电路导通第一主晶体管。第一控制电路包含第一端、输入端、第二端及输出端。第一控制电路的第一端耦接于第一系统电压端，第一控制电路的输入端耦接于电阻的第二端，第一控制电路的第二端耦接于分压电路以接收介于第一电压及第二电压之间的第三电压，而第一控制电路的输出端耦接于第一主晶体管的控制端以控制第一主晶体管。当静电放电事件发生时，第二控制电路导通第二主晶体管。第二控制电路包含第一端、输入端、第二端及输出端。第二控制电路的第一端耦接于第一控制电路的输出端，第二控制电路的输入端耦接于分压电路以接收第三电压或介于第一电压及第二电压之间的第四电压，第二控制电路的第二端耦接于第二系统电压端，而第二控制电路的输出端耦接于第二主晶体管的控制端以控制第二主晶体管。附图说明关于本专利技术的优点与精神可以通过以下的专利技术详述及所附图得到进一步的了解。图1为本专利技术一实施例的静电放电保护装置的示意图。图2为本专利技术另一实施例的静电放电保护装置的示意图。图3为本专利技术另一实施例的静电放电保护装置的示意图。图4为本专利技术一实施例的分压电路的示意图。图5为本专利技术另一实施例的分压电路的示意图。图6为本专利技术另一实施例的分压电路的示意图。图7为本专利技术另一实施例的分压电路的示意图。图8为本专利技术另一实施例的分压电路的示意图。图9为本专利技术另一实施例的分压电路的示意图。图10为本专利技术另一实施例的静电放电保护装置的示意图。图11为本专利技术另一实施例的静电放电保护装置的示意图。图12为本专利技术另一实施例的静电放电保护装置的示意图。【附图标记说明】100、200、300、400、500、600静电放电保护装置110_A、110_B、110_C、110_D、分压电路110_E、110_F、410112、112F、412第一压降电路114、114F、414第二压降电路416第三压降电路110NA、410NA第一中间节点410NB第二中间节点120、220、320、420、520第一控制电路130、230、330、430、530第二控制电路540第三控制电路P1A、P1B、P1C、P1G第一P型晶体管N1A、N1B、N1C、N1G第一N型晶体管P2A、P2B、P2C、P2G第二P型晶体管N2A、N2B、N2C、N2G第二N型晶体管P3B、P3G第三P型晶体管N3C、N3G第三N型晶体管P4G第四P型晶体管N4G第四N型晶体管P5G第五P型晶体管N5G第五N型晶体管P6G第六P型晶体管N6G第六N型晶体管T1第一主晶体管T2第二主晶体管T3第三主晶体管R1第一电阻C1电容Rgate1第一栅极电阻Rgate2第二栅极电阻Rgate3第三栅极电阻Rgate4第四栅极电阻STA第一系统电压端STB第二系统电压端V1第一电压V2第二电压V3第三电压V4第四电压R2B、R2G第二电阻R3B、R3G第三电阻R4F、R4G第四电阻R5F、R5G第五电阻R6G第六电阻R7G第七电阻D1A、D1B、D1C、D1D、D1E第一二极管D2A、D2B、D2C、D2D、D2E第二二极管具体实施方式图1为本专利技术一实施例的静电放电(electrostaticdischarge，ESD)保护装置100的示意图。静电放电保护装置100包含分压电路110_A、第一电阻R1、电容C1、第一主晶体管T1、第二主晶体管T2、第一控制电路120及第二控制电路130。分压电路110_A耦接于第一系统电压端STA以接收第一电压V1，并耦接于第二系统电压端STB以接收第二电压V2，分压电路110_A用来提供介于第一电压V1及第二电压V2之间的至少一电压。在有些实施例中，第一电压V1可为系统的高电源供电电压，而第二电压V2可为系统的参考电压或地电压。在此情况下，第一电压V1会高于第二电压V2，而分压电路110_A则可提供介于第一电压V1及第二电压V2之间的第三电压V3。在有些实施例中，为减少第一主晶体管T1及第二主晶体管T2所承受的跨压，分压电路110_A可以将电压区域分为平衡的两个子区域。举例来说，若第一电压V1为5V，第二电压V2为0V，则第三电压V3可为2.5V。第一电阻R1具有第一端及第二端，而第一电阻R1的第一端耦接于第一系统电压端STA。电容C1具有第一端及第二端，电容C1的第一端耦接于第一电阻R1的第二端，而电容C1的第二端耦接于第二系统电压端STB。在有些实施例中，电容C1可为金属-氧化层-金属(metal-oxide-metal，MOM)电容或金属-绝缘层-金属(metal-insulator-metal，MIM)电容，以提供较佳的隔绝效果并提升稳定性。然而，在有些实施例中，电容C1的第二端也可接收第三电压V3，而非耦接至第二系统电压端STB。在此情况下，电容C1的跨压较小，因此电容C1也可以是N型金氧半(NMOS)电容、P型金氧半(PMOS)电容或金属氧化物半导体变容管(metal-oxide-semiconductorvaractor)。此外，在此情况下，电容C1仍然可以是金属-氧化层-金属(metal-oxide-metal，MOM)电容及金属-绝缘层-金属(metal-insulator-metal，MIM)电容。第一主晶体管T1具有第一端、第二端及控制端。第一主晶体管本文档来自技高网...

【技术保护点】
1.一种静电放电保护装置，包含：一分压电路，耦接于一第一系统电压端以接收一第一电压，并耦接于一第二系统电压端以接收一第二电压，该分压电路用来提供介于该第一电压及该第二电压之间的至少一电压；一第一电阻，具有一第一端耦接于该第一系统电压端，及一第二端；一电容，具有一第一端耦接于该第一电阻的该第二端，及一第二端；一第一主晶体管，具有一第一端耦接于该第一系统电压端，一第二端，及一控制端；一第二主晶体管，具有一第一端耦接于该第一主晶体管的该第二端，一第二端耦接于该第二系统电压端，及一控制端；一第一控制电路，用来当一静电放电事件发生时，导通该第一主晶体管，该第一控制电路包含：一第一端，耦接于该第一系统电压端；一输入端，耦接于该第一电阻的该第二端；一第二端，耦接于该分压电路以接收介于该第一电压及该第二电压之间的一第三电压；及一输出端，耦接于该第一主晶体管的该控制端以控制该第一主晶体管；及一第二控制电路，用来当该静电放电事件发生时，导通该第二主晶体管，该第二控制电路包含：一第一端，耦接于该第一控制电路的该输出端；一输入端，耦接于该分压电路以接收该第三电压或介于该第一电压及该第二电压之间的一第四电压；一第二端，耦接于该第二系统电压端；及一输出端，耦接于该第二主晶体管的该控制端以控制该第二主晶体管。...

【技术特征摘要】
2017.06.01 US 62/513,447;2018.05.08 US 15/973,5441.一种静电放电保护装置，包含：一分压电路，耦接于一第一系统电压端以接收一第一电压，并耦接于一第二系统电压端以接收一第二电压，该分压电路用来提供介于该第一电压及该第二电压之间的至少一电压；一第一电阻，具有一第一端耦接于该第一系统电压端，及一第二端；一电容，具有一第一端耦接于该第一电阻的该第二端，及一第二端；一第一主晶体管，具有一第一端耦接于该第一系统电压端，一第二端，及一控制端；一第二主晶体管，具有一第一端耦接于该第一主晶体管的该第二端，一第二端耦接于该第二系统电压端，及一控制端；一第一控制电路，用来当一静电放电事件发生时，导通该第一主晶体管，该第一控制电路包含：一第一端，耦接于该第一系统电压端；一输入端，耦接于该第一电阻的该第二端；一第二端，耦接于该分压电路以接收介于该第一电压及该第二电压之间的一第三电压；及一输出端，耦接于该第一主晶体管的该控制端以控制该第一主晶体管；及一第二控制电路，用来当该静电放电事件发生时，导通该第二主晶体管，该第二控制电路包含：一第一端，耦接于该第一控制电路的该输出端；一输入端，耦接于该分压电路以接收该第三电压或介于该第一电压及该第二电压之间的一第四电压；一第二端，耦接于该第二系统电压端；及一输出端，耦接于该第二主晶体管的该控制端以控制该第二主晶体管。2.如权利要求1所述的静电放电保护装置，其特征在于，该第一控制电路还包含：一第一P型晶体管，具有一第一端耦接于该第一控制电路的该第一端，一第二端耦接于该第一控制电路的该输出端，及一控制端耦接于该第一控制电路的该输入端；及一第一N型晶体管，具有一第一端耦接于该第一P型晶体管的该第二端，一第二端耦接于该第一控制电路的该第二端，及一控制端耦接于该第一控制电路的该输入端；其中，该第一N型晶体管是设置于一N型深阱，且该N型深阱耦接至该第一控制电路的该第一端。3.如权利要求2所述的静电放电保护装置，其特征在于，该第一P型晶体管的一沟道长度小于该第一N型晶体管的一沟道长度；及该第一P型晶体管的一沟道宽度大于该第一N型晶体管的一沟道宽度。4.如权利要求2所述的静电放电保护装置，其特征在于，该第一控制电路还包含：一第二电阻，耦接于该第一N型晶体管的该第一端及该第一控制电路的该输出端之间。5.如权利要求1所述的静电放电保护装置，其特征在于，该第一控制电路还包含：复数个第一P型晶体管，每一第一P型晶体管具有一第一端耦接于该第一控制电路的该第一端，一第二端耦接于该第一控制电路的该输出端，及一控制端耦接于该第一控制电路的该输入端；及复数个第一N型晶体管，串联于该第一控制电路的该输出端及该第一控制电路的该第二端之间，且该些第一N型晶体管的复数个控制端耦接于该第一控制电路的该输入端。6.如权利要求1所述的静电放电保护装置，其特征在于，该第二控制电路还包含：一第二P型晶体管，具有一第一端耦接于该第二控制电路的该第一端，一第二端耦接于该第二控制电路的该输出端，及一控制端耦接于该第二控制电路的该输入端；及一第二N型晶体管，具有一第一端耦接于该第二控制电路的该输出端，一第二端耦接于该第二控制电路的该第二端，及一控制端耦接于该第二控制电路的该输入端。7.如权利要求6所述的静电放电保护装置，其特征在于，该第二控制电路还包含：一第三电阻，耦接于该第二N型晶体管的该第一端及该第二控制电路的该输出端之间。8.如权利要求6所述的静电放电保护装置，其特征在于，该第二P型晶体管的一沟道长度小于该第二N型晶体管的一沟道长度；及该第二P型晶体管的一沟道宽度大于该第二N型晶体管的一沟道宽度。9.如权利要求6所述的静电放电保护装...

【专利技术属性】
技术研发人员：陈昱宇，
申请(专利权)人：立积电子股份有限公司，
类型：发明
国别省市：中国台湾,71