半导体结构的制作方法技术

本发明专利技术公开一种半导体结构的制作方法，包含提供一材料层，在该材料层中形成一凹槽。在一第一温度下形成一第一钨金属层，填满该凹槽。接着于一第二温度下进行一热处理，其中该第二温度大于该第一温度。

【技术实现步骤摘要】
半导体结构的制作方法
本专利技术涉及一种半导体结构的制作方法，特别是涉及一种特别是一种以钨金属填充形成的半导体结构的制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memorycell)构成的阵列区(arrayarea)以及控制电路所在的周边区(peripheralarea)。各存储单元是由一晶体管(transistor)连接一电容器(capacitor)的结构，通过晶体管来控制电容器中电荷的存储来达到存储数据的目的。为了提高效能与集密度，存储器的结构已朝向三维(three-dimensional)发展，例如采用冠式电容结构(crown-typecapacitor)，各存储单元的电容是以垂直的方向堆叠设置在晶体管上，通过存储节点接触插塞(storagenodecontact)与晶体管的电连接。存储节点接触插塞的品质对于存储器体的良率和数据存储的速度具有重要的影响。随着存储器集密度提升，存储节点接触插塞的尺寸也越来越小，提高了制作的困难度。例如图1所示，在材料层102中定义出存储节点接触插塞的开口102a后，再以金属材料104填充开口形成存储节点接触插塞。但是，在填充金属材料104的过程中，很容易提早封口而留下未被填满的缝隙或孔洞106，影响到存储节点接触插塞的品质以及整体的良率。
技术实现思路
本专利技术目的在于提供一种半导体结构的制作方法，特别是一种以钨金属填充形成的半导体结构的制作方法。根据本专利技术一实施例提供的半导体结构的制作方法，包含下列步骤。首先，提供一材料层，并于该材料层中形成一凹陷。然后，在一第一温度下形成一第一钨金属层填满该凹槽，接着于一第二温度下进行一热处理，其中该第二温度大于该第一温度。本专利技术提供的方法具有较佳的填充能力，可应用在形成存储器元件的存储节点接触插塞，解决填充金属时留下缝隙或孔洞的问题，另外还可维持一较低的阻值。附图说明图1为现有技术于开口中填充金属时容易留下缝隙或孔洞的缺陷的示意图；图2至图8为本专利技术一实施例制作一半导体结构的步骤示意图；图9至图10为图2至图8所示实施例的一变化型的示意图。主要元件符号说明102材料层102a开口104金属材料106孔洞100动态随机存取存储器10材料层10a基底12主动区14浅沟绝缘结构16字符线18位线18a硅化钛层18b硅化钨层18c钨金属层18d盖层20绝缘层22凹陷24源/漏极区26金属硅化物28间隙壁32阻障层34钨成核层36钨金属层36a粗糙表面36b粗糙表面36c平坦表面38热处理42,52平坦化制作工艺44,54存储节点接触插塞53金属盖层H高度具体实施方式为了方便说明与更容易了解本专利技术，本专利技术的附图仅为示意图，详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围。接下来的说明是以一动态随机存取存储器的制作方法为例，用来使本领域的技术人员了解本专利技术的目的以及可以达成的功效。本专利技术的方法并不限于制作动态随机存取存储器，也可用来制作其他半导体元件中以钨金属填充的结构，例如金属栅极、源/漏极接触插塞或金属绕线结构。另外，接下来的说明中提到的尺寸与厚度的数值，仅为所述实施例的参数，在其他实施例中可根据实际需求调整。图2至图8说明根据本专利技术一实施例制作一动态随机存取存储器100的步骤示意图，其中图2为动态随机存取存储器100的顶视图，图3至图8为沿着图2中切线A-A’的剖面示意图。请参考图2和图3。首先，提供一材料层10，例如是已经完成部分结构的动态随机存取存储器100，包含基底10a、多条字符线16和位线18。基底10a的材料例如是硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底(silicon-on-insulator，SOI)，但不限于此。多个平行的主动区12由浅沟绝缘结构14定义在基底10a中。字符线16可以是形成在基底10a上或基底10a中，根据所述实施例，字符线16是一种埋入式字符线，形成在基底10a中并切过该些主动区12以及浅沟绝缘结构14。位线18形成在基底10a上方，横跨过该些主动区12、浅沟绝缘结构14以及字符线16，并且通过一位线接触插塞(图未示)与各主动区12电连接。形成位线18的方法可以是在基底10a上沉积一材料层再图案化该材料层而形成。例如，完成埋入式字符线16后，接着在基底10a上依序沉积一硅化钛(TiSi)层18a、硅化钨(WSi)层18b、钨金属层18c以及盖层18d(参考图3)。根据所述实施例，钨金属层18c可以是以现有的化学气相沉积法(CVD)形成，制作工艺温度约是400℃，其管芯平均尺寸(平均直径)大约介于70纳米至100纳米之间，但不限于此。接着，图案化上述堆叠的材料层，例如进行光刻暨蚀刻制作工艺移除部分材料层而定义出多条位线18。较佳着，位线接触插塞(图未示)可以是与位线18一体成型构成，但不限于此。图3为沿着图2中切线A-A’的剖面示意图。切线A-A’大致上与字符线16平行，切过相邻两字符线16以及相邻两位线18之间的基底10a区域。为了简化附图，图3的剖面图并未绘示出基底10a中的主动区12以及浅沟绝缘结构14。如前段的说明形成位线18后，接着可在基底10a上形成绝缘层20，覆盖住基底10a以及位线18，并且填满位线18之间的间隙。然后，进行图案化步骤，移除相邻两位线18之间的部分绝缘层20，形成凹陷22，暴露出基底10a的部分区域。位线18的顶面和侧壁仍是完全被绝缘层20覆盖，并未暴露出来。凹陷22即为动态随机存取存储器100的存储节点接触插塞(storagenodecontact,SNC)的预定位置。凹陷22的深度和宽度受限于位线18的间距和高度。根据本专利技术所述实施例，凹陷22的深度约是250纳米，宽度约是50纳米，因此其深宽比(aspectratio)大约是5:1，但不限于此。基底10a自凹陷22暴露出来的部分可形成有一源/漏极区24，以及一金属硅化物26。源/漏极区24例如是由磷(P)掺杂外延硅(epitaxialsilicon)构成，而金属硅化物26例如是硅化钴(CoSi)，可降低后续形成的存储节点接触插塞(SNC)与源/漏极区24之间的接触电阻。可选择性的在凹陷22的侧壁可形成间隙壁28，例如是由氮化硅或氧化硅构成的单层或多层结构，用来定义形成金属硅化物26的区域。间隙壁28还可确保位线18和后续形成于凹陷22中的存储节点接触插塞(SNC)之间的绝缘。请参考图4。接着，利形成一阻障层32完全覆盖住绝缘层20和凹陷22的底面和侧壁。根据本专利技术一实施例，阻障层32可以是单层或复合层，例如先利用化学气相沉积法(CVD)形成一钛(Ti)层后，再利用原子层沉积法(ALD)于该钛层上形成一氮化钛(TiN)层。阻障层32的厚度可根据需求调整，例如是由厚度约20埃的钛层以及厚度约30埃的氮化钛层构成。在本专利技术另一实施例中，可利用阻障层32中的钛层直接与源/漏极区24反应形成金属硅化物26，即形成硅化钛(TiSi)，而可省略前述在形成阻障层32之前就本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，包含:提供一材料层；在该材料层中形成一凹槽；在一第一温度下形成一第一钨金属层，填满该凹槽；以及在一第二温度下进行一热处理，其中该第二温度大于该第一温度。

【技术特征摘要】
1.一种半导体结构的制作方法，包含:提供一材料层；在该材料层中形成一凹槽；在一第一温度下形成一第一钨金属层，填满该凹槽；以及在一第二温度下进行一热处理，其中该第二温度大于该第一温度。2.如权利要求1所述的制作方法，其中该第一温度介于250℃至350℃之间，该第二制作工艺温度介于400℃至500℃之间。3.如权利要求1所述的制作方法，其中该热处理包含快速热退火处理。4.如权利要求4所述的制作方法，其中该热处理的时间不大于1分钟。5.如权利要求4所述的制作方法，其中该热处理包含通入氮气。6.如权利要求1所述的制作方法，其中该热处理之前，该第一钨金属层中的管芯平均尺寸小于70纳米，该热处理之后该第一钨金属层中的管芯平均尺寸介于70纳米至100纳米之间。7.如权利要求1所述的制作方法，其中该热处理后，该第一钨金属层的管芯的平均尺寸相较于热处理前，增加百分之40至50之间。8.如权利要求1所述的制作方法，其中形成该第一钨金属层之前，另包含于该第一温度下形成一...

【专利技术属性】
技术研发人员：陈品宏，蔡志杰，陈姿洁，张凯钧，吴佳臻，黄怡安，郑存闵，陈意维，刘玮鑫，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71