半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，第一NMOS区器件阈值电压小于第二NMOS区，第一PMOS区器件阈值电压小于第二PMOS区；在基底上形成高k栅介质层；在高k栅介质层上形成多晶硅层；在多晶硅层上形成P型功函数层；刻蚀第二PMOS区的P型功函数层；对露出的第二PMOS区多晶硅层进行P型离子掺杂处理；刻蚀第二NMOS区的P型功函数层；对露出的第二NMOS区多晶硅层进行N型离子掺杂处理。未掺杂有离子的多晶硅层具有不导电特性，因此可以改善或避免高k栅介质层在刻蚀过程中受到等离子体损伤，且多晶硅层内掺杂有离子后，可以改变多晶硅层的功函数值，从而实现不同器件阈值电压的调节。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件物理极限所带来的各种二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能和良率仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能和良率。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；在所述基底上形成高k栅介质层；在所述高k栅介质层上形成多晶硅层；在所述多晶硅层上形成P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层后，对所述第二PMOS区的多晶硅层进行P型离子掺杂处理；刻蚀去除所述第二NMOS区的P型功函数层；刻蚀去除所述第二NMOS区的P型功函数层后，对所述第二NMOS区的多晶硅层进行N型离子掺杂处理；刻蚀去除所述第一NMOS区的P型功函数层和多晶硅层；在所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区的掺杂有N型离子的多晶硅层、以及所述第二PMOS区的掺杂有P型离子的多晶硅层上形成N型功函数层。可选的，所述P型功函数层的厚度为至可选的，所述N型功函数层的厚度为至可选的，所述P型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺，所述N型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺。可选的，所述P型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为B离子、Ga离子或In离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。可选的，所述N型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为P离子、As离子或Sb离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。可选的，形成所述多晶硅层的步骤包括：在所述高k栅介质层上形成无定形硅层；对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层。可选的，所述无定形硅层的厚度为至可选的，所述退火处理的工艺为尖峰退火工艺或激光退火工艺。可选的，所述退火处理的工艺为尖峰退火工艺，所述尖峰退火工艺的参数包括：退火温度为850摄氏度至1050摄氏度，工艺压强为一个大气压。可选的，所述退火处理的工艺为激光退火工艺，所述激光退火工艺的参数包括：退火温度为900摄氏度至1200摄氏度，退火时间为400微秒至1200微秒，工艺压强为一个大气压。可选的，形成所述N型功函数层后，还包括步骤：在所述N型功函数层上形成金属层；对所述金属层进行平坦化处理，形成金属栅极层。相应的，本专利技术还提供一种半导体结构，包括：基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；高k栅介质层，位于所述基底上；多晶硅层，位于所述第一PMOS区、第二NMOS区和第二PMOS区的高k栅介质层上，所述第二PMOS区的多晶硅层中掺杂有P型离子，所述第二NMOS区的多晶硅层中掺杂有N型离子；P型功函数层，位于所述第一PMOS区的多晶硅层上；N型功函数层，位于所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区和第二PMOS区的多晶硅层上。可选的，所述P型功函数层的厚度为至可选的，所述N型功函数层的厚度为至可选的，所述多晶硅层的厚度为至可选的，所述第二PMOS区多晶硅层中的P型离子为B离子、Ga离子或In离子，P型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。可选的，所述第二NMOS区多晶硅层中的N型离子为P离子、As离子或Sb离子，N型离子的掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。可选的，所述半导体结构还包括：金属栅极层，位于所述N型功函数层上。与现有技术相比，本专利技术的技术方案具有以下优点：在高k栅介质层上形成多晶硅层，在所述多晶硅层上形成P型功函数层，在刻蚀去除不同区域的P型功函数层之后，对所对应区域的多晶硅层进行离子掺杂处理，未掺杂有离子的多晶硅层具有不导电特性，因此在刻蚀所述P型功函数层的工艺过程中，所述多晶硅层具有绝缘电荷的作用，从而可以改善或避免所述高k栅介质层受到等离子体损伤(PlasmaDamage)，进而提高半导体器件的电学性能和良率，例如降低栅漏电流(GateLeakage)；此外，通过对第二PMOS区的多晶硅层进行P型离子掺杂处理、对第二NMOS区的多晶硅层进行N型离子掺杂处理的方案，改变所述多晶硅层的功函数值，从而获得具有不同阈值电压的器件。可选方案中，形成所述多晶硅层的步骤包括：在所述高k栅介质层上形成无定形硅层；对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层；通过将所述无定形硅层转化为多晶硅层的方案，可以避免出现所述高k栅介质层所承受温度过高的问题，从而避免对所述高k栅介质层的质量和性能产生不良影响。附图说明图1至图12是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是所形成半导体器件的电学性能和良率仍有待提高。分析其原因在于：在半导体制造工艺中，为了满足不同的器件需求，需形成具有不同阈值电压的半导体器件，例如：输入输出(IO，InputOutput)器件、高阈值电压(HVT，HighVT)器件、标准阈值电压(SVT，StandardVT)器件、低阈值电压(LVT，LowVT)器件和超低阈值电压(ULVT，Ultra-lowVT)器件等。目前主要通过形成不同厚度的功函数层的方式，满足不同区域的阈值电压需求。当不同区域需形成不同厚度的功函数层时，则在基底上形成高K栅介质层后，通过多层功函数层的沉积和多次刻蚀工艺的结合，从而在不同区域的高K栅介质层上形成不同厚度的功函数层。目前，在刻蚀功函数层的工艺过程中，工艺流程通常包括：依次形成底部抗反射涂层(BottomAnti-ReflectiveCoating，BARC)和光刻胶层，本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；在所述基底上形成高k栅介质层；在所述高k栅介质层上形成多晶硅层；在所述多晶硅层上形成P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层后，对所述第二PMOS区的多晶硅层进行P型离子掺杂处理；刻蚀去除所述第二NMOS区的P型功函数层；刻蚀去除所述第二NMOS区的P型功函数层后，对所述第二NMOS区的多晶硅层进行N型离子掺杂处理；刻蚀去除所述第一NMOS区的P型功函数层和多晶硅层；在所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区的掺杂有N型离子的多晶硅层、以及所述第二PMOS区的掺杂有P型离子的多晶硅层上形成N型功函数层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；在所述基底上形成高k栅介质层；在所述高k栅介质层上形成多晶硅层；在所述多晶硅层上形成P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层后，对所述第二PMOS区的多晶硅层进行P型离子掺杂处理；刻蚀去除所述第二NMOS区的P型功函数层；刻蚀去除所述第二NMOS区的P型功函数层后，对所述第二NMOS区的多晶硅层进行N型离子掺杂处理；刻蚀去除所述第一NMOS区的P型功函数层和多晶硅层；在所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区的掺杂有N型离子的多晶硅层、以及所述第二PMOS区的掺杂有P型离子的多晶硅层上形成N型功函数层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述P型功函数层的厚度为至3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型功函数层的厚度为至4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述P型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺，所述N型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺。5.如权利要求1或4所述的半导体结构的形成方法，其特征在于，所述P型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为B离子、Ga离子或In离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。6.如权利要求1或4所述的半导体结构的形成方法，其特征在于，所述N型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为P离子、As离子或Sb离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述多晶硅层的步骤包括：在所述高k栅介质层上形成无定形硅层；对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述无定形硅层的厚度为至9.如权利要求7所述的半导体结构的形成方...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11