一种基于二值化算法的加速控制系统、芯片及机器人技术方案

本发明专利技术公开一种基于二值化算法的加速控制系统、芯片及机器人，用于通过AHB总线读写外部的图像存储器。该加速控制系统包括主控制模块、二值化模块和二值化FIFO模块；主控制模块用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内上一个突发传输的像素数据处理得到的二值化数据，使得所述加速控制系统以流水线的运行方式加速二值化的处理速度，直到将所述图像存储器内存储的全部像素数据被处理，并告知向CPU发送中断。

【技术实现步骤摘要】
一种基于二值化算法的加速控制系统、芯片及机器人
本专利技术涉及硬件加速器领域，具体涉及一种基于二值化算法的加速控制系统、芯片及机器人。
技术介绍
当前，扫地机在采用VSLAM进行地图建图和定位时，需要对获取的图像数据进行预处理，然后才能给软件使用。其中，有一种处理算法叫做二值化运算。二值化运算是一种图像处理方式，将图像变成灰度图以增强边缘效果，在图像处理中有广泛应用。软件在对图像进行二值化运算处理时，需要对图像数据进行读取、处理和再写回的动作。在现有技术的片上系统上，CPU发出访问指令，经过AHB总线，查找到存储器所在的空间，对存储器进行访问。访问成功则存储器会对AHB总线发出成功响应的信号，同时送出其他CPU希望得到的数据，AHB总线将这些信号传导回CPU完成一次指令的操作。而由于CPU逻辑的单元都是标准时序或组合元件，它们的翻转速度非常的快，而存储器的一个存储单元往往是由一堆的组合逻辑加在一起才能实现，因此对他们的访问要等待好几个时钟周期才能获得响应，大大降低了CPU的运行效率。所以上述对图像像素的反复读写、二值化处理的过程，如果通过CPU干预完成二值化数据的处理和传输是非常消耗软件资源的，并抢占了其他模块的CPU工作时间，影响其他模块的工作速度，尤其在大量的图像处理的时候会大大增加CPU的工作负担，严重影响整体芯片的性能。
技术实现思路
本专利技术的目的在于提供一种基于二值化算法的加速控制系统，该加速控制系统用于通过AHB总线读写外部的图像存储器，该加速控制系统还包括主控制模块、二值化模块和二值化FIFO模块；二值化模块，用于接收并二值化处理所述图像存储器中突发传输的像素数据，再将处理得到的二值化数据传输至二值化FIFO模块，直到将所述图像存储器内存储的图像的全部像素数据处理完成，才告知所述加速控制系统向CPU发送中断指令；主控制模块包括主状态机、突发读状态机、突发写状态机和接口控制状态机；主控制模块，用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内基于上一个突发传输而来的像素数据处理得到的二值化数据，使得所述加速控制系统在主状态机的控制下以流水线的运行方式加速二值化的处理速度；主控制模块，还用于当主状态机处于突发写模式状态时，通过突发写状态机将二值化FIFO模块内保存的二值化数据写入AHB总线，同时通过接口控制状态机控制AHB总线内的二值化数据写回所述图像存储器。进一步地，所述主状态机，用于在突发读模式状态下，激活所述突发读状态机由初始状态进入突发读工作状态，通过AHB总线突发读取完所述图像存储器内的一个突发传输长度的所述像素数据，并控制AHB总线内的所述像素数据突发传输至所述二值化模块，同时通过所述突发读状态机控制所述二值化FIFO模块突发读取出所述二值化模块中处理得到的所述二值化数据，当一个突发传输长度的所述二值化数据还没被完全保存到所述二值化FIFO模块时，通过所述接口控制状态机控制AHB总线内突发读取的下一个突发传输长度的所述像素数据突发传输给所述二值化模块进行处理，等到一个突发传输长度的所述二值化数据已经完全保存到所述二值化FIFO模块时，进入突发读模式等待状态；所述主状态机，用于在突发读模式等待状态下，等待AHB总线做好突发写所述二值化FIFO模块的准备，该状态持续一个时钟周期后，由突发读模式等待状态跳转至突发写模式状态；所述主状态机，用于在突发写模式状态下，激活所述突发写状态机由初始状态进入突发写工作状态，使得一个突发传输长度的所述二值化数据被控制从所述二值化FIFO模块突发写出至AHB总线，同时通过接口控制状态机控制AHB总线内一个突发传输长度的所述二值化数据写回所述图像存储器，当一个突发传输长度的所述二值化数据还没被完全写入所述图像存储器时，通过所述突发写状态机控制所述二值化FIFO模块内的下一个突发传输长度的所述二值化数据突发传输给AHB总线，等到一个突发传输长度的所述二值化数据已经完全写入所述图像存储器时，由突发写模式状态进入突发写模式等待状态；所述主状态机，用于在突发写模式等待状态下，根据所述二值化FIFO模块内的所述二值化数据的个数判断是否二值化处理完所述图像存储器的全部所述像素数据，是则由突发写模式等待状态进入结束状态，否则进入突发读模式状态；其中，所述二值化FIFO模块的深度等于所述突发传输长度，所述突发传输长度是每一次突发传输的数据个数，其在突发读模式状态和突发写模式状态下是相等。进一步地，所述突发读状态机，用于在所述突发读工作状态下，将所述图像存储器内的一个突发传输长度的所述像素数据完全突发读取至所述二值化模块，同时在所述二值化模块内对突发传输而来的所述像素数据进行二值化处理，并将相应处理得到的所述二值化数据传输至所述二值化FIFO模块，直到一个突发传输长度的所述二值化数据中最后一个数据开始传输入所述二值化FIFO模块时，进入突发读完成状态；所述突发读状态机，用于在突发读完成状态下，待到一个突发传输长度的所述二值化数据中最后一个数据已经传输入所述二值化FIFO模块时，进入突发读等待状态，以等待所述接口准备信号置高跳回所述初始状态；所述突发写状态机，用于在所述突发写工作状态下，通过控制所述二值化FIFO模块完成突发写回一个突发传输长度的所述二值化数据至AHB总线，同时控制所述二值化数据从AHB总线传输写入所述图像存储器中，直到一个突发传输长度的所述二值化数据中最后一个数据开始传输写入所述图像存储器时，进入突发写完成状态；所述突发写状态机，用于在突发写完成状态下，当已经突发写回一个突发传输长度的所述二值化数据中最后一个数据至所述图像存储器时，进入突发写等待状态，以等待所述接口准备信号置高跳回所述初始状态。进一步地，所述接口控制状态机，用于在初始状态下等待传输，若所述突发读状态机进入所述突发读工作状态，或者所述突发写状态机进入所述突发写工作状态，且所述图像存储器通过所述接口准备信号指示突发读/写做好准备时，进入非连续传输状态；所述接口控制状态机，用于在非连续传输状态下，如果所述突发读状态机在所述突发读工作状态下未将一个突发传输长度的所述二值化数据完全突发读取至所述二值化FIFO模块，或者，如果所述突发写状态机在所述突发写工作状态下未间接控制AHB总线将一个突发传输长度的所述二值化数据完全控制突发写入所述图像存储器，则进入连续传输状态；所述接口控制状态机，用于在非连续传输状态下，如果所述突发读状态机在所述突发读工作状态下将一个突发传输长度的所述二值化数据完全突发读取至所述二值化FIFO模块，或者，如果所述突发写状态机在所述突发写工作状态下间接控制AHB总线将一个突发传输长度的所述二值化数据完全突发写入所述图像存储器，则进入所述初始状态；所述接口控制状态机，用于在所述连续传输状态下，如果一个突发传输长度的所述二值化数据中最后一个数据已经突发读取至所述二值化FIFO模块，或者，如果一个突发传输长度的所述二值化数据中最后一个数据已经突发写入所述图像存储器，则进入所述初始状态。进一步地，所述加速控制系本文档来自技高网...

【技术保护点】
1.一种基于二值化算法的加速控制系统，该加速控制系统用于通过AHB总线读写外部的图像存储器，其特征在于，该加速控制系统还包括主控制模块、二值化模块和二值化FIFO模块；二值化模块，用于接收并二值化处理所述图像存储器中突发传输的像素数据，再将处理得到的二值化数据传输至二值化FIFO模块，直到将所述图像存储器内存储的图像的全部像素数据处理完成，才告知所述加速控制系统向CPU发送中断指令；主控制模块包括主状态机、突发读状态机、突发写状态机和接口控制状态机；主控制模块，用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内基于上一个突发传输而来的像素数据处理得到的二值化数据，使得所述加速控制系统在主状态机的控制下以流水线的运行方式加速二值化的处理速度；主控制模块，还用于当主状态机处于突发写模式状态时，通过突发写状态机将二值化FIFO模块内保存的二值化数据写入AHB总线，同时通过接口控制状态机控制AHB总线内的二值化数据写回所述图像存储器。...

【技术特征摘要】
1.一种基于二值化算法的加速控制系统，该加速控制系统用于通过AHB总线读写外部的图像存储器，其特征在于，该加速控制系统还包括主控制模块、二值化模块和二值化FIFO模块；二值化模块，用于接收并二值化处理所述图像存储器中突发传输的像素数据，再将处理得到的二值化数据传输至二值化FIFO模块，直到将所述图像存储器内存储的图像的全部像素数据处理完成，才告知所述加速控制系统向CPU发送中断指令；主控制模块包括主状态机、突发读状态机、突发写状态机和接口控制状态机；主控制模块，用于当主状态机处于突发读模式状态时，通过接口控制状态机控制AHB总线读取所述图像存储器内的待处理的像素数据，并控制AHB总线内当前像素数据突发传输给二值化模块处理，同时还通过突发读状态机控制二值化FIFO模块读取二值化模块内基于上一个突发传输而来的像素数据处理得到的二值化数据，使得所述加速控制系统在主状态机的控制下以流水线的运行方式加速二值化的处理速度；主控制模块，还用于当主状态机处于突发写模式状态时，通过突发写状态机将二值化FIFO模块内保存的二值化数据写入AHB总线，同时通过接口控制状态机控制AHB总线内的二值化数据写回所述图像存储器。2.根据权利要求1所述加速控制系统，其特征在于，所述主状态机，用于在突发读模式状态下，激活所述突发读状态机由初始状态进入突发读工作状态，通过AHB总线突发读取完所述图像存储器内的一个突发传输长度的所述像素数据，并控制AHB总线内的所述像素数据突发传输至所述二值化模块，同时通过所述突发读状态机控制所述二值化FIFO模块突发读取出所述二值化模块中处理得到的所述二值化数据，当一个突发传输长度的所述二值化数据还没被完全保存到所述二值化FIFO模块时，通过所述接口控制状态机控制AHB总线内突发读取的下一个突发传输长度的所述像素数据突发传输给所述二值化模块进行处理，等到一个突发传输长度的所述二值化数据已经完全保存到所述二值化FIFO模块时，进入突发读模式等待状态；所述主状态机，用于在突发读模式等待状态下，等待AHB总线做好突发写所述二值化FIFO模块的准备，该状态持续一个时钟周期后，由突发读模式等待状态跳转至突发写模式状态；所述主状态机，用于在突发写模式状态下，激活所述突发写状态机由初始状态进入突发写工作状态，使得一个突发传输长度的所述二值化数据被控制从所述二值化FIFO模块突发写出至AHB总线，同时通过接口控制状态机控制AHB总线内一个突发传输长度的所述二值化数据写回所述图像存储器，当一个突发传输长度的所述二值化数据还没被完全写入所述图像存储器时，通过所述突发写状态机控制所述二值化FIFO模块内的下一个突发传输长度的所述二值化数据突发传输给AHB总线，等到一个突发传输长度的所述二值化数据已经完全写入所述图像存储器时，由突发写模式状态进入突发写模式等待状态；所述主状态机，用于在突发写模式等待状态下，根据所述二值化FIFO模块内的所述二值化数据的个数判断是否二值化处理完所述图像存储器的全部所述像素数据，是则由突发写模式等待状态进入结束状态，否则进入突发读模式状态；其中，所述二值化FIFO模块的深度等于所述突发传输长度，所述突发传输长度是每一次突发传输的数据个数，其在突发读模式状态和突发写模式状态下是相等。3.根据权利要求2所述加速控制系统，其特征在于，所述突发读状态机，用于在所述突发读工作状态下，将所述图像存储器内的一个突发传输长度的所述像素数据完全突发读取至所述二值化模块，同时在所述二值化模块内对突发传输而来的所述像素数据进行二值化处理，并将相应处理得到的所述二值化数据传输至所述二值化FIFO模块，直到一个突发...

【专利技术属性】
技术研发人员：何再生，
申请(专利权)人：珠海市一微半导体有限公司，
类型：发明
国别省市：广东,44