具有无解码器四元切换的电流导引数模转换器制造技术

本文公开了具有无解码器四元切换的电流导引数模转换器，例如公开了一种数模转换器，其包括接收数据信号和数据信号的反相的第一动态锁存器。第一动态锁存器通过时钟信号来定时，并且被配置为根据数据信号和数据信号的反相生成第一和第二四元切换控制信号。第二动态锁存器接收数据信号和数据信号的反相，通过时钟信号的反相定时，并且被配置为根据数据信号和数据信号的反相生成第三和第四四元切换控制信号。四元切换位单元被配置为根据第一、第二、第三和第四四元切换信号生成数据信号的模拟表示。

【技术实现步骤摘要】
具有无解码器四元切换的电流导引数模转换器
本公开涉及一种高速数模转换器，并且更具体地，涉及利用无解码器四元切换(decoderfreequadswitching)的电流导引(currentsteering)数模转换器。
技术介绍
高速且高精度的数模转换器(DAC)是用于许多信号处理和电信系统的重要组成块。DAC是将数字信号转换为模拟信号的设备。由于现代芯片的数字处理功率和速度的不断增加，对具有更高采样速度的DAC的需求增长。例如，3D高清电视(HDTV)使用具有200MSPS(每秒百万采样)的DAC，而电信发射器使用具有超过几GSPS的DAC。除了高采样速度之外，许多这样的应用还在输出模拟信号中要求非常高的线性度和高无寄生动态范围(SFDR)。通常，DAC使用多个开关来将电流导引至一个或多个输出。通过由数字信号处理链生成的数字信号来操作开关。由于开关被数字信号接通或断开，针对开关的数字信号中的抖动会劣化线性度性能并且在模拟输出处增加杂散噪声。使用高速DAC，这种情况尤其严格，因为数字信号处的抖动趋于随着频率增加而引起更显著的影响。高速DAC中另一重要的因素是开关的数据依赖性切换。数据依赖性切换可部分由“接通”脉冲(例如，“1”脉冲)和“断开”脉冲(例如，“0”脉冲)的开始转变和结束转变中的不对称而引起。通常，用于接通脉冲和断开脉冲的转变时间是不对称的。由于转变时间的这种差异，包括“接通”脉冲和“断开”脉冲的组合的数据流在取决于提供给DAC的数字信号的DAC的模拟输出中生成噪声。这导致来自电源的切换功率的形成。当与封装寄生(如接合或路由电感)交互时，这种切换功率会生成从电源到输出的期望信号的谐波，并且会进一步劣化DAC的SFDR和SNR。因此，在DAC领域需要解决这些问题的进一步发展。
技术实现思路
本文公开了一种数模转换器，其包括具有重置输入的第一差分锁存器，该重置输入接收数据信号和数据信号的反相，并且当不处于重置状态时具有互补输出。重置状态将具有相同值的两个输出。这种锁存器的一个示例是动态锁存器。然而，存在许多其他锁存器的衍生产品可用于相同功能。为了简化，任何进一步的描述将使用强ARM动态锁存器作为示例。第一动态锁存器通过时钟信号来计时，并且被配置为根据数据信号和数据信号的反相来生成第一和第二四元切换控制信号。第二动态锁存器接收数据信号和数据信号的反相，通过时钟信号的反相来定时，并且被配置为根据数据信号和数据信号的反相生成第三和第四四元切换控制信号。四元切换位单元被配置为根据第一、第二、第三和第四四元切换信号来生成数据信号的模拟表示。四元切换位单元可以包括尾节点以及第一和第二输出节点。第一p沟道晶体管可以具有耦合至尾节点的源极、耦合至第一输出节点的漏极以及被第二四元切换控制信号偏置的栅极。第二p沟道晶体管可以具有耦合至尾节点的源极、耦合至第二输出节点的漏极以及被第三四元切换控制信号偏置的栅极。第三p沟道晶体管可以具有耦合至尾节点的源极、耦合至第一输出节点的漏极以及被第四四元切换控制信号偏置的栅极。第四p沟道晶体管可以具有耦合至尾节点的源极、耦合至第二输出节点的漏极以及被第一四元切换控制信号偏置的栅极。当时钟信号被解除断言(deasserted)时，第一动态锁存器可以处于重置阶段。当时钟信号被解除断言时，第一和第二四元切换控制信号可以被断言(asserted)，从而当第一动态锁存器处于重置阶段时，重置第一和第四p沟道晶体管。当时钟信号的反相被解除断言时，第二动态锁存器可以处于重置节点，并且当时钟信号的反相被解除断言时，第三和第四四元切换控制信号可以被断言，从而当第二动态锁存器处于重置阶段时，重置第二和第三p沟道晶体管。第一动态锁存器可以包括第一p沟道晶体管，其具有耦合至电源节点的源极、耦合至第一节点的漏极以及被时钟信号偏置的栅极。第二p沟道晶体管可具有耦合至电源节点的源极、耦合至第一节点的漏极以及被第二节点偏置的栅极。第三p沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被第一节点偏置的栅极。第四p沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被时钟信号偏置的栅极。第一n沟道晶体管可具有耦合至第一节点的漏极、耦合至第三节点的源极以及被第二节点偏置的栅极。第二n沟道晶体管可具有耦合至第二节点的漏极、耦合至第四节点的源极以及被第一节点偏置的栅极。第三n沟道晶体管可具有耦合至第三节点的源极、耦合至第五节点的源极以及被数据信号偏置的栅极。第四n沟道晶体管可具有耦合至第四节点的漏极、耦合至第五节点的源极以及被数据信号的反相偏置的栅极。第五n沟道晶体管可具有耦合至第五节点的漏极、耦合至地的源极以及被时钟信号偏置的栅极。第一和第二四元切换控制信号可以分别在第一和第二节点处生成。第三和第四四元切换控制信号可分别在第三和第四节点处生成。第二动态锁存器可包括第一p沟道晶体管，其具有耦合至电源节点的源极、耦合至第一节点的漏极以及被时钟信号的反相偏置的栅极。第二p沟道晶体管可具有耦合至电源节点的源极、耦合至第一节点的漏极以及被第二节点偏置的栅极。第三p沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被第一节点偏置的栅极。第四p沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被时钟信号的反相偏置的栅极。第一n沟道晶体管可具有耦合至第一节点的漏极、耦合至第三节点的源极以及被第二节点偏置的栅极。第二n沟道晶体管可具有耦合至第二节点的漏极、耦合至第四节点的源极以及被第一节点偏置的栅极。第三n沟道晶体管可具有耦合至第三节点的漏极、耦合至第五节点的源极以及被数据信号偏置的栅极。第四n沟道晶体管可具有耦合至第四节点的漏极、耦合至第五节点的源极以及被数据信号的反相偏置的栅极。第五n沟道晶体管可具有耦合至第五节点的漏极、耦合至地的源极以及被时钟信号的反相偏置的栅极。电流源可耦合至尾节点。附图说明图1是根据本公开的数模转换器的框图。图2是图1的第一动态锁存器的示意图。图3是图1的第二动态锁存器的示意图。图4是操作中的图2的动态锁存器的定时图。图5是操作中的图1的数模转换器的定时图。具体实施方式仅通过说明性的方式，附图和以下描述涉及优选实施例。应该注意，根据以下讨论，本文公开的结构和方法的替换实施例将容易理解为在不背离实施例的原理的情况下采用的可行替换方式。现在将详细参照多个实施例，它们的示例在附图中示出。应注意，只要可行，可在附图中使用相似或类似的参考标号，并且可以指示相似或类似的功能。仅为了说明性的目的，附图示出了实施例。实施例涉及模数转换器(DAC)，其利用四元切换方案接通或断开开关，用于将电流导引到差分输出。通过可重置的差分锁存器来生成用于四元切换方案的控制信号。现在首先将参照图1来给出细节。DAC100包括耦合至尾节点90的电流源102。PMOS晶体管MP1的源极耦合至尾节点90、漏极耦合至第一输出节点101以及栅极通过从第一动态锁存器104接收的控制信号N1来偏置。PMOS晶体管MP2的源极耦合至尾节点90、漏极耦合至第二输出节点103以及栅极通过从第二动态锁存器106接收的控制信号P2来偏置。PMOS晶体管MP3的源极耦合至尾节点90、漏极耦合至第一输出节点101以本文档来自技高网...

【技术保护点】
1.一种数模转换器，包括：第一动态锁存器，接收数据信号和所述数据信号的反相，所述第一动态锁存器通过时钟信号来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第一四元切换控制信号和第二四元切换控制信号；第二动态锁存器，接收所述数据信号和所述数据信号的反相，所述第二动态锁存器通过所述时钟信号的反相来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第三四元切换控制信号和第四四元切换控制信号；以及四元切换位单元，被配置为根据所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号来生成所述数据信号的模拟表示。

【技术特征摘要】
2017.05.19 US 15/600,1521.一种数模转换器，包括：第一动态锁存器，接收数据信号和所述数据信号的反相，所述第一动态锁存器通过时钟信号来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第一四元切换控制信号和第二四元切换控制信号；第二动态锁存器，接收所述数据信号和所述数据信号的反相，所述第二动态锁存器通过所述时钟信号的反相来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第三四元切换控制信号和第四四元切换控制信号；以及四元切换位单元，被配置为根据所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号来生成所述数据信号的模拟表示。2.根据权利要求1所述的数模转换器，其中所述四元切换位单元包括：尾节点；第一输出节点和第二输出节点；第一p沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第一输出节点的漏极、以及通过所述第二四元切换控制信号偏置的栅极；第二p沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第二输出节点的漏极、以及通过所述第三四元切换控制信号偏置的栅极；第三p沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第一输出节点的漏极、以及通过所述第四四元切换控制信号偏置的栅极；以及第四p沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第二输出节点的漏极、以及通过所述第一四元切换控制信号偏置的栅极。3.根据权利要求2所述的数模转换器，其中当所述时钟信号被解除断言时，所述第一动态锁存器处于重置阶段；以及其中当所述时钟信号被解除断言时，所述第一四元切换控制信号和所述第二四元切换控制信号被断言，从而当所述第一动态锁存器处于所述重置阶段时，重置所述第一p沟道晶体管和所述第四p沟道晶体管。4.根据权利要求2所述的数模转换器，其中当所述时钟信号的反相被解除断言时，所述第二动态锁存器处于重置阶段；以及其中当所述时钟信号的反相被解除断言时，所述第三四元切换控制信号和所述第四四元切换控制信号被断言，从而当所述第二动态锁存器处于所述重置阶段时，重置所述第二p沟道晶体管和所述第三p沟道晶体管。5.根据权利要求1所述的数模转换器，其中所述第一动态锁存器包括：第一p沟道晶体管，具有耦合至电源节点的源极、耦合至第一节点的漏极、以及通过所述时钟信号偏置的栅极；第二p沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第一节点的漏极、以及通过第二节点偏置的栅极；第三p沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第二节点的漏极、以及通过所述第一节点偏置的栅极；第四p沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第二节点的漏极、以及通过所述时钟信号偏置的栅极；第一n沟道晶体管，具有耦合至所述第一节点的漏极、耦合至第三节点的源极、以及通过所述第二节点偏置的栅极；第二n沟道晶体管，具有耦合至所述第二节点的漏极、耦合至第四节点的源极、以及通过所述第一节点偏置的栅极；第三n沟道晶体管，具有耦合至所述第三节点的漏极、耦合至第五节点的源极、以及通过所述数据信号偏置的栅极；第四n沟道晶体管，具有耦合至所述第四节点的漏极、耦合至所述第五节点的源极、以及通过所述数据信号的反相偏置的栅极；第五n沟道晶体管，具有耦合至所述第五节点的漏极、耦合至地的源极、以及通过所述时钟信号偏置的栅极。6.根据权利要求5所述的数模转换器，其中所述第一四元切换控制信号和所述第二四元切换控制信号分别在所述第一节点和所述第二节点处生成。7.根据权利要求5所述的数模转换器，其中所述第三四元切换控制信号和所述第四四元切换控制信号分别在所述第三节点和所述第四节点处生成。8.根据权利要求1所述的数模转换器，其中所...

【专利技术属性】
技术研发人员：P·N·辛格，V·特里帕蒂，A·库玛，R·马利克，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰,NL