单相时钟分频器电路和锁相环电路制造技术

一种单相时钟分频器电路和锁相环电路，所述单相时钟分频器电路包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。上述的方案，可以简化单相时钟分频器电路的结构，并降低功耗。

【技术实现步骤摘要】
单相时钟分频器电路和锁相环电路
本专利技术涉及电路
，特别是涉及一种单相时钟分频器电路和锁相环电路。
技术介绍
双模预分频器是锁相环的一个重要的功能模块，其频率范围决定了整个系统的工作速度，而且其性能会影响整个系统的性能。在锁相环频率合成器中，分频器是工作在最高频率的模块之一，其所消耗的能量比其它模块多，因此研究如何减少预分频器设计的复杂度，增加速度，减少功耗具有重要的意义。其中，双模预分频器中的一种单相时钟分频器电路，由单相时钟电路(TSPC)构成的触发器构成，其包括四级反相器，并由上升沿触发，由于其具有功耗低的优点得到了广泛的应用。但是，现有的单相时钟分频器电路，存在着结构复杂且功耗大的问题。
技术实现思路
本专利技术实施例要解决的技术问题是如何简化单相时钟分频器电路的结构，并降低功耗。为了解决上述问题，本专利技术实施例提供一种单相时钟分频器电路，包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第一触发器的输入端与所述第二触发器的反相输出时钟信号耦接，所述第一触发器的反相输出时钟信号与所述分频控制单元耦接，所述第一触发器的输出时钟信号与所述第二触发器的输入端耦接；所述第二触发器的输入端与所述第一触发器的输出时钟信号耦接，所述第二触发器的反相输出时钟信号与所述第一触发器的输入端耦接，所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。可选地，所述第一触发器和所述第二触发器分别包括第一阶反相单元、第二阶反相单元、第三阶反相单元和第四阶反相单元；所述第一阶反相单元，适于将前级输出单元的反相输出时钟信号进行反相处理，得到对应的第一阶输出信号；所述第二阶反相单元，适于将所述第一阶输出信号进行反相处理，得到对应的第二阶输出信号；所述第三阶反相单元，适于将所述第二阶输出信号进行反相处理，得到对应的第三阶输出信号；所述第四阶反相单元，适于将所述第三阶输出信号转换为所述第四阶输出信号；所述第四阶输出信号与所述第三阶输出信号互为反相信号，且作为对应的触发器的输出信号。可选地，所述第一阶反相单元包括第一PMOS管、第二PMOS管和第一NMOS管；所述第一PMOS管的栅端与预设的输入时钟信号耦接；所述第一PMOS管的源端与预设的电源耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；所述第二PMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第二PMOS管的漏端与所述第一NMOS管的漏端耦接，并作为所述第一阶反相输出单元的输出端；所述第一NMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第一NMOS管的源端与地线耦接。可选地，所述第二阶反相单元包括第三PMOS管、第二NMOS管和第三NMOS管；所述第三PMOS管的栅端与所述输入时钟信号耦接；所述第三PMOS管的源端与预设的电源耦接；所述第三PMOS管的漏端与所述第二NMOS管的漏端耦接，并作为所述第二阶反相单元的输出端；所述第二NMOS管的栅端与所述第一阶反相单元的输出端耦接；所述第二NMOS管的源端与所述第三NMOS管的漏端耦接；所述第三NMOS管的栅端与所述输入时钟信号耦接；所述第三NMOS管的源端与地线耦接。可选地，所述第三阶反相单元包括第四PMOS管、第四NMOS管和第五NMOS管；所述第四PMOS管的栅端和所述第四NMOS管的栅端均与所述第二阶反相输出单元的输出端耦接；所述第四PMOS管的源端与预设的电源耦接；所述第四PMOS管的漏端与第四NMOS管的漏端耦接，并作为所述第三阶反相单元的输出端和对应触发器的反相时钟信号输出端；所述第四NMOS管的源端与所述第五NMOS管的漏端耦接；所述第五NMOS管的栅端与所述输入时钟信号耦接；所述第五NMOS管的源端与地线耦接。可选地，所述第四阶反相单元包括第五PMOS管和第六NMOS管；所述第五PMOS管的栅端与所述第六NMOS管的栅端分别与所述第三阶反相单元的输出端耦接；所述第五PMOS管的源端与电源耦接；所述第五PMOS管的漏端与所述第六NMOS管的漏端耦接，并作为所述第四阶反相单元的输出端和对应触发器的时钟信号输出端；所述第六NMOS管的源端与地线耦接。可选地，所述第七NMOS管的漏端与所述第二触发器的第二阶反相单元的输出端耦接。本专利技术实施例还提供了一种锁相环电路，包括上述的单相时钟分频器电路。与现有技术相比，本专利技术的技术方案具有以下有益效果：上述的方案，通过使用由两个NMOS管构成的分频控制单元，在控制信号为高电平和低电平时，分别实现单相时钟分频器的3或4分频的功能，由于采用两个NMOS管构成的分频控制单元代替由两个或非门电路构成的分频控制单元，可以减少单相时钟分频器所使用的器件的数目，从而可以简化单相时钟分频器的结构，并降低功耗。附图说明图1是一种单相时钟分频器电路的结构示意图；图2是一种单相时钟分频器电路的电路图；图3是本专利技术实施例中的一种单相时钟分频器电路的结构示意图；图4是本专利技术实施例中的一种单相时钟分频器电路的电路图。具体实施方式参见图1，一种3/4单相时钟分频器电路包括分别由TSPC电路构成的第一触发器101和第二触发器102、第一或非门G1和第二或非门G2。其中，第一触发器101和第二触发器102的时钟信号输入端CK分别与输入时钟信号Fin耦接，第一触发器101的输入端D与第一或非门G1的第一输入端均与第二触发器102的反相时钟信号输出端Qb耦接，第一触发器101的输出端Q1空置，第一触发器101的反相时钟信号输出端Qb1与第二或非门G2的第一输入端耦接。第一或非门G1的第二输入端与控制信号MC耦接，第一或非门G1的输出端与第二或非门G2的第二输入端耦接，第二或非门G2的输出端与第二触发器的输入端D耦接。参见图2，第一触发器101和第二触发器102分别包括4阶反相单元。其中，第一阶反相单元包括第一PMOS管MP1、第二PMOS管MP2和第一NMOS管MN1；第二阶反相单元包括第三PMOS管MP3、第二NMOS管MN2和第三NMOS管MN3；第三阶反相单元包括第四PMOS管MP4、第四NMOS管MN4和第五NMOS管MN5；第四阶反相单元包括第五PMOS管MP5和第六NMOS管MP6。在第一阶反相单元中：所述第一PMOS管MP1的栅端与预设的输入时钟信号Fin耦接，所述第一PMOS管MP1的源端与预设的电源VDD耦接，所述第一PMOS管MP1的漏端与所述第二PMOS管MP2的源端耦接；所述第二PMOS管MP2的栅端和第一NMOS管MN1的栅端耦接均与作为前级输出单元的触发器的反相输出时钟信号Qb或Qb1耦接，所述第二PMOS管MP2的漏端与所述第一NMOS管MN1的漏端耦接，并作为第一阶反相单元的输出端；所述第一NMOS管MN1的栅端与作为前级输出单元的触发器的反相输出时钟信号Qb或Qb1耦接；所述第一NMOS管MN1的源端与本文档来自技高网...

【技术保护点】
1.一种单相时钟分频器电路，其特征在于，包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第一触发器的输入端与所述第二触发器的反相输出时钟信号耦接，所述第一触发器的反相输出时钟信号与所述分频控制单元耦接，所述第一触发器的输出时钟信号与所述第二触发器的输入端耦接；所述第二触发器的输入端与所述第一触发器的输出时钟信号耦接，所述第二触发器的反相输出时钟信号与所述第一触发器的输入端耦接，所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。

【技术特征摘要】
1.一种单相时钟分频器电路，其特征在于，包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第一触发器的输入端与所述第二触发器的反相输出时钟信号耦接，所述第一触发器的反相输出时钟信号与所述分频控制单元耦接，所述第一触发器的输出时钟信号与所述第二触发器的输入端耦接；所述第二触发器的输入端与所述第一触发器的输出时钟信号耦接，所述第二触发器的反相输出时钟信号与所述第一触发器的输入端耦接，所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。2.根据权利要求1所述的单相时钟分频器电路，其特征在于，所述第一触发器和所述第二触发器分别包括第一阶反相单元、第二阶反相单元、第三阶反相单元和第四阶反相单元；所述第一阶反相单元，适于将前级输出单元的反相输出时钟信号进行反相处理，得到对应的第一阶输出信号；所述第二阶反相单元，适于将所述第一阶输出信号进行反相处理，得到对应的第二阶输出信号；所述第三阶反相单元，适于将所述第二阶输出信号进行反相处理，得到对应的第三阶输出信号；所述第四阶反相单元，适于将所述第三阶输出信号转换为所述第四阶输出信号；所述第四阶输出信号与所述第三阶输出信号互为反相信号，且作为对应的触发器的输出信号。3.根据权利要求2所述的单相时钟分频器电路，其特征在于，所述第一阶反相单元包括第一PMOS管、第二PMOS管和第一NMOS管；所述第一PMOS管的栅端与预设的输入时钟信号耦接；所述第一PMOS管的源端与预设的电源耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；所述第二PMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第二PMOS管的漏端与所述第一NMOS管的漏端耦接，...

【专利技术属性】
技术研发人员：薛盘斗，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31