数据还原电路制造技术

本发明专利技术提出一种数据还原电路，包含：第一比较电路，用于比较第一与第二模拟数据信号，并于正时钟信号处于有效电平时输出逻辑值相反的第一与第二比较信号，且于正时钟信号处于无效电平时将第一与第二比较信号设为具有相同逻辑值；第二比较电路，用于比较第一与第二模拟数据信号，并于负时钟信号处于有效电平时输出逻辑值相反的第三与第四比较信号，且于负时钟信号处于无效电平时将第三与第四比较信号设为具有相同逻辑值；以及数据信号产生电路，用于依据第一至第四比较信号产生数字数据信号。当第一至第四比较信号的逻辑值组合呈现特定实施方式时，数据信号产生电路会将输出的数字数据信号的逻辑值维持不变。本发明专利技术可降低整体电路的控制复杂度。

【技术实现步骤摘要】
数据还原电路
本专利技术有关数据还原电路，特别涉及一种用于避免输出的数字数据信号中出现短时脉冲波形干扰(glitch)的数据还原电路。
技术介绍
传统的数据还原电路通常会利用多工器来交替输出不同比较器的比较结果。由于元件制程偏差、操作电压、温度等许多因素的影响，不同比较器的输出信号之间经常出现无法预期的延迟量差异。前述的状况会造成多工器的控制电路难以准确控制多工器的切换时间点，因而导致输出的数据信号中常会出现短时脉冲波形干扰的问题。有鉴于此，如何减轻或消除传统数据还原电路的缺失，实为业界有待解决的问题。
技术实现思路
本说明书提供一种数据还原电路的实施例，用于依据由一第一模拟数据信号与一第二模拟数据信号组成的一差分式数据输入信号产生一数字数据信号。该数据还原电路包含：一第一比较电路，设置成比较该第一模拟数据信号与该第二模拟数据信号，并于一正时钟信号处于一有效电平时输出逻辑值相反的一第一比较信号与一第二比较信号，以反应该第一模拟数据信号与该第二模拟数据信号的比较结果，且于该正时钟信号处于一无效电平时将该第一比较信号与该第二比较信号设置为具有相同逻辑值；一第二比较电路，设置成比较该第一模拟数据信号与该第二模拟数据信号，并于一负时钟信号处于该有效电平时输出逻辑值相反的一第三比较信号与一第四比较信号，以反应该第一模拟数据信号与该第二模拟数据信号的比较结果，且于该负时钟信号处于该无效电平时将该第三比较信号与该第四比较信号设置为具有相同逻辑值；以及一数据信号产生电路，耦接于该第一比较电路与该第二比较电路，设置成依据该第一比较信号、该第二比较信号、该第三比较信号、与该第四比较信号来产生该数字数据信号；其中，该数据信号产生电路在前述的第一至第四比较信号的逻辑值组合呈现特定实施方式时，便会将输出的数字数据信号的逻辑值维持不变。上述实施例的优点之一，是数据信号产生电路在前述的第一至第四比较信号的逻辑值组合呈现特定实施方式时，便会将输出的数字数据信号的逻辑值维持不变，故能有效避免输出的数字数据信号中出现短时脉冲波形干扰的问题。本专利技术的其他优点将搭配以下的说明和附图进行更详细的解说。附图说明图1为本专利技术一实施例的数据还原电路简化后的功能方框图。图2为图1中的数据还原电路的信号逻辑关系简化后的示意图。图3为图1中的第一比较电路的一实施例简化后的功能方框图。图4为图1中的第二比较电路的一实施例简化后的功能方框图。图5为图1中的数据信号产生电路的一实施例简化后的功能方框图。附图标记说明：100数据还原电路110第一比较电路120第二比较电路130数据信号产生电路301电压输入端303、305、307节点312、314、322、324、332、334、342、344、352开关501、503节点505电压输入端507固定电位端512、514、516、522、524、526、532、534、536、542、544、546开关550控制电路552、554、556、558反相器具体实施方式以下将配合相关附图来说明本专利技术的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。请参考图1与图2。图1为本专利技术一实施例的数据还原电路100简化后的功能方框图。图2为数据还原电路100的信号逻辑关系的一实施例简化后的示意图。数据还原电路100用于依据一差分式数据输入信号DIN产生一数字数据信号DOUT，且该差分式数据输入信号DIN是由模拟数据信号Vip和Vin组成。如图1所示，数据还原电路100包含一比较电路110、一比较电路120、以及一数据信号产生电路130。比较电路110依据一正时钟信号CLK进行运行，比较电路120依据一负时钟信号CLKB进行运行。正时钟信号CLK与负时钟信号CLKB两者的频率相同，但极性相反。此外，正时钟信号CLK与负时钟信号CLKB两者的频率，都是差分式数据输入信号DIN的频率的一半。为了方便说明，以下假设正时钟信号CLK与负时钟信号CLKB两者都是高态有效(activehigh)信号。由于正时钟信号CLK与负时钟信号CLKB两者的极性相反，所以当正时钟信号CLK处于有效电平(例如逻辑高电平)时，负时钟信号CLKB会处于无效电平(例如逻辑低电平)，而当正时钟信号CLK处于无效电平(例如逻辑低电平)时，负时钟信号CLKB会处于有效电平(例如逻辑高电平)。前述的正时钟信号CLK与负时钟信号CLKB亦可改用低态有效信号来实现。在此情况下，相关开关的控制逻辑要适应性修改。比较电路110用以比较模拟数据信号Vip和Vin。比较电路110于正时钟信号CLK处于有效电平时，输出逻辑值相反的比较信号R1和S1，以反应模拟数据信号Vip和Vin的比较结果。另外，比较电路110于正时钟信号CLK处于无效电平时，将比较信号R1和S1设置为具有相同逻辑值，使得比较信号R1和S1两者的逻辑值与模拟数据信号Vip和Vin的比较结果无关。比较电路120用以比较模拟数据信号Vip和Vin。比较电路120于负时钟信号CLKB处于有效电平时，输出逻辑值相反的比较信号R2和S2，以反应模拟数据信号Vip和Vin的比较结果。另外，比较电路120于负时钟信号CLKB处于无效电平时，将比较信号R2和S2设置为具有相同逻辑值，使得比较信号R2和S2两者的逻辑值与模拟数据信号Vip和Vin的比较结果无关。数据信号产生电路130耦接于比较电路110和120，并设置成依据比较信号R1、S1、R2、和S2来产生数字数据信号DOUT。比较电路110与比较电路120的逻辑值设计可参阅图2的实施例，在此不另赘述。请参考图3与图4。图3为比较电路110的一实施例简化后的功能方框图。图4为比较电路120的一实施例简化后的功能方框图。在图3的实施例中，节点303可提供前述的比较信号S1，而节点305则可提供前述的比较信号R1。如图3所示，开关312和314耦接于电压输入端301与节点303之间，且形成并联组态。开关322和324耦接于电压输入端301与节点305之间，且形成并联组态。开关332和334都耦接于节点303与节点307之间，形成串联组态，且位置可以互换。开关342和344都耦接于节点305与节点307之间，形成串联组态，且位置可以互换。开关352耦接于节点307与一固定电位端(例如接地端)之间。开关312、322、和352都受控于正时钟信号CLK。开关314和332都受控于比较信号R1，开关324和342都受控于比较信号S1。开关334受控于模拟数据信号Vip，而开关344则受控于模拟数据信号Vin。图4的元件架构与图3基本上相同，差别之一在于图4中的开关312、322、和352都受控于负时钟信号CLKB，而非正时钟信号CLK。另一项差别在于图4中的节点303可提供前述的比较信号S2，而节点305则可提供前述的比较信号R2。实作上，图3与图4中的每一开关元件都可用一适当的晶体管来实现。例如，开关312、314、322、和324可用P型晶体管来实现，而开关332、334、342、344、和352则可以用N型晶体管来实现。为了避免数字数据信号DOUT中出现短时脉冲波形干扰(glitch)的问题，数据信号产生电路130会根据比较信号R1、S1、R2、和S2的逻辑值组合实本文档来自技高网...

【技术保护点】
1.一种数据还原电路(100)，用于依据由一第一模拟数据信号(Vip)与一第二模拟数据信号(Vin)组成的一差分式数据输入信号(DIN)产生一数字数据信号(DOUT)，该数据还原电路(100)包含：一第一比较电路(110)，设置成比较该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)，并于一正时钟信号(CLK)处于一有效电平时输出逻辑值相反的一第一比较信号(R1)与一第二比较信号(S1)，以反应该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)的比较结果，且于该正时钟信号(CLK)处于一无效电平时将该第一比较信号(R1)与该第二比较信号(S1)设置为具有相同逻辑值；一第二比较电路(120)，设置成比较该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)，并于一负时钟信号(CLKB)处于该有效电平时输出逻辑值相反的一第三比较信号(R2)与一第四比较信号(S2)，以反应该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)的比较结果，且于该负时钟信号(CLKB)处于该无效电平时将该第三比较信号(R2)与该第四比较信号(S2)设置为具有相同逻辑值；以及一数据信号产生电路(130)，耦接于该第一比较电路(110)与该第二比较电路(120)，设置成依据该第一比较信号(R1)、该第二比较信号(S1)、该第三比较信号(R2)、与该第四比较信号(S2)来产生该数字数据信号(DOUT)；其中，当该第一比较信号(R1)与该第二比较信号(S1)具有相反逻辑值、但该第三比较信号(R2)与该第四比较信号(S2)具有相同逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值设置成与该第一比较信号(R1)的逻辑值相同；当该第一比较信号(R1)与该第二比较信号(S1)具有相同逻辑值、但该第三比较信号(R2)与该第四比较信号(S2)具有相反逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值设置成与该第三比较信号(R2)相同；当该第一比较信号(R1)、该第二比较信号(S1)、该第三比较信号(R2)、与该第四比较信号(S2)变成具有相同逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值维持不变；且当该第一比较信号(R1)与该第二比较信号(S1)具有相反逻辑值、且该第三比较信号(R2)与该第四比较信号(S2)从具有相同逻辑值变成具有相反逻辑值时，该数据信号产生电路(130)将该数字数据信号(DOUT)的逻辑值维持不变。...

【技术特征摘要】
1.一种数据还原电路(100)，用于依据由一第一模拟数据信号(Vip)与一第二模拟数据信号(Vin)组成的一差分式数据输入信号(DIN)产生一数字数据信号(DOUT)，该数据还原电路(100)包含：一第一比较电路(110)，设置成比较该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)，并于一正时钟信号(CLK)处于一有效电平时输出逻辑值相反的一第一比较信号(R1)与一第二比较信号(S1)，以反应该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)的比较结果，且于该正时钟信号(CLK)处于一无效电平时将该第一比较信号(R1)与该第二比较信号(S1)设置为具有相同逻辑值；一第二比较电路(120)，设置成比较该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)，并于一负时钟信号(CLKB)处于该有效电平时输出逻辑值相反的一第三比较信号(R2)与一第四比较信号(S2)，以反应该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)的比较结果，且于该负时钟信号(CLKB)处于该无效电平时将该第三比较信号(R2)与该第四比较信号(S2)设置为具有相同逻辑值；以及一数据信号产生电路(130)，耦接于该第一比较电路(110)与该第二比较电路(120)，设置成依据该第一比较信号(R1)、该第二比较信号(S1)、该第三比较信号(R2)、与该第四比较信号(S2)来产生该数字数据信号(DOUT)；其中，当该第一比较信号(R1)与该第二比较信号(S1)具有相反逻辑值、但该第三比较信号(R2)与该第四比较信号(S2)具有相同逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值设置成与该第一比较信号(R1)的逻辑值相同；当该第一比较信号(R1)与该第二比较信号(S1)具有相同逻辑值、但该第三比较信号(R2)与该第四比较信号(S2)具有相反逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值设置成与该第三比较信号(R2)相同；当该第一比较信号(R1)、该第二比较信号(S1)、该第三比较信号(R2)、与该第四比较信号(S2)变成具有相同逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值维持不变；且当该第一比较信号(R1)与该第二比较信号(S1)具有相反逻辑值、且该第三比较信号(R2)与该第四比较信号(S2)从具有相同逻辑值变成具有相反逻辑值时，该数据信号产生电路(130)将该数字数据信号(DOUT)的逻辑值维持不变。2.如权利要求1所述的数据还原电路(100)，其中，该正时钟信号(CLK)的频率与该负时钟信号(CLKB)的频率，都是该差分式数据输入信号(DIN)的频率的一半。3.如权利要求2所述的数据还原电路(100)，其中，该数据信号产生电路(130)包含有：一第一节点(501)，用于提供一第一节点电压(Vop)，以作为该数字数据信号(DOUT)；一第二节点(503)，用于提供一第二节点电压(Von)；一第一开关(512)、一第二开关(514)、和一第三开关(516)，皆耦接于一电压输入端(505)与该第二节点(503)之间，形成并联组态，且该第三开关(516)受控于该第一节点电压(Vop)；一第四开关...

【专利技术属性】
技术研发人员：谢依峻，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71