一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法技术

本发明专利技术提供了一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法。所述MOSFETs的侧墙栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，并集成肖特基金属接触，第一象限正向导通时，电子自下而上流经沟槽侧壁反型层，形成与传统沟槽型MOSFETs不同的逆向导通沟道；第三象限正向导通时，肖特基二极管率先导通，有效抑制体内寄生PN二极管的导通；反向阻断时，沟槽底部的p型屏蔽层有效屏蔽器件体区的高电场，使得器件栅介质电场和肖特基接触电场大大降低，雪崩发生在器件体区的PN结处。该种集成SBD的碳化硅沟槽型MOSFETs具有较低的总芯片面积，同时满足良好的第一、三象限导通特性及反向阻断能力，且器件的静态、动态工作可靠性均得到提高。

【技术实现步骤摘要】
一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法
本专利技术涉及一种集成碳化硅肖特基二极管(SBD)的沟槽型金属-氧化物-半导体场效应晶体管(MOSFETs)的结构及其制备方法。
技术介绍
在电力电子转换领域，降低功率器件的损耗和集成芯片的面积能够显著地提升系统的整体效率。碳化硅的临界击穿电场是Si的10倍，是目前发展最成熟的宽禁带功率半导体器件。而碳化硅沟槽型MOSFETs具有较高的元胞集成度和非极性面载流子迁移率，因而可以进一步降低碳化硅基功率器件的芯片面积和通态电阻。这使得碳化硅沟槽型MOSFETs受到越来越多的关注，尤其是针对电动汽车、充电桩、不间断电源及智能电网等电力电子应用领域。然而，碳化硅沟槽型MOSFETs在反向阻断状态时栅介质中的电场急剧升高，特别是沟槽槽角的二维电场集中现象较为严重，这使得碳化硅MOSFETs工作在高频、高温、高功率状态下的栅介质可靠性大大降低。另外，碳化硅MOSFETs内部寄生有PN型的体二极管，工作在桥式拓扑电路中，产生较高的反向恢复损耗，同时在续流作用时具有较大的正向压降(约3V左右)因而不利于系统损耗的降低。尤其是这种长时间的双极导电模式导致碳化硅材料堆叠层错的增加，其进一步恶化器件正向性能。虽然在碳化硅MOSFETs外部反并联肖特基二极管可以有效解决这一问题，但与此同时带来了芯片总面积和成本的升高。
技术实现思路
(一)要解决的技术问题本专利技术的目的在于提供一种集成SBD的碳化硅沟槽型MOSFETs，以缓解现有技术中碳化硅沟槽型MOSFETs中栅介质电场过高问题，同时能够极大提升MOSFETs反向工作时的源漏电流密度，有效抑制碳化硅沟槽型MOSFETs内部寄生PN二极管的电学应力，从而提升芯片的集成性和功能性，降低碳化硅MOSFETs和SBD的总芯片面积及整个功率模块的成本。(二)技术方案本专利技术提供了一种集成SBD的碳化硅沟槽型MOSFETs，包括：n++型碳化硅衬底基片10；n+型缓冲层20，生长于n++型碳化硅衬底基片10之上；n-漂移层30，生长于n+型缓冲层20之上；n型电流传输层40，生长于n-漂移层30之上，其中，n型电流传输层40制作有源区掺杂，包括p型沟道层41、p+型屏蔽层42、n++型源区导电层43、p++型基区导电层44，p型沟道层41、n++型源区导电层43和p++型基区导电层44紧贴p+型屏蔽层42上表面，并且n++型源区导电层43位于p型沟道层41、p+型屏蔽层42和p++型基区导电层44之中；主沟槽区50，包括生成于n型电流传输层40上表面以及主沟槽51内两侧壁表面的栅氧化层53、设置在栅氧化层53表面的侧墙栅电极接触54、源电极金属接触57和肖特基金属接触59；漏电极金属接触60，其设于n++型碳化硅衬底基片10的下表面。可选地，n型电流传输层40制作有源区，其中：p型沟道层41上表面距离n型电流传输层40上表面的距离为0.2～0.7μm；p+型屏蔽层42上表面紧贴p型沟道层(41)的下表面，且p+型屏蔽层42上表面距离p型沟道层41上表面的距离为0.3～1μm；n++型源区导电层43同时处于所述p型沟道层41和p+型屏蔽层42之中，其上表面低于所述p型沟道层41的上表面，其下表面高于所述p+屏蔽层42的下表面；p++型基区导电层44下表面与所述n++型源区导电层43的下表面紧贴，上表面与所述p型沟道层41的上表面平齐。可选地，p型沟道层41、p+型屏蔽层42、n++型源区导电层43以及p++型基区导电层44之间具有间距，该间距之间保留原n型电流传输层40。可选地，主沟槽区50包括：主沟槽51，其底面位于所述p+型屏蔽层42的上表面；底部绝缘层52，其位于所述主沟槽51底部；栅氧化层53，其下表面紧贴所述底部绝缘层52的上表面；侧墙栅电极接触54，其紧贴所述栅氧化层53表面，下部紧贴所述底部绝缘层52的上表面，顶端高于所述P型沟道层41的上表面；内绝缘物质55，覆盖于所述底部绝缘层52、栅氧化层53和侧墙栅电极接触54之上；接触通孔56，其位于所述主沟槽51中央，下表面与所述主沟槽51下表面齐平；接触通孔56’，其下表面位置与主n型电流传输层40上表面齐平；源电极金属接触57，其位于所述接触通孔56的底部、所述n++型源区导电层43和p++型基区导电层44的上表面；源区金属pad58，其位于所述内绝缘物质55、接触通孔56和源电极金属接触57水平表面之上；肖特基金属接触59，其位于所述n型电流传输层40的上表面。本专利技术还提供了一种集成SBD的碳化硅沟槽型MOSFETs的制备方法，包括：步骤A：制作碳化硅外延片基材，在n++型碳化硅衬底基片10自下而上依次外延生长n+型缓冲层20、n-漂移层30和n型电流传输层40；步骤B：在所述n型电流传输层40中制作有源区掺杂；步骤C：在所述n型电流传输层40及其上部制作主沟槽区50；步骤D：制作漏电极金属接触60、源电极金属接触57和肖特基金属接触59；步骤E：制作源区金属pad58。可选地，步骤B包括：步骤B1：在n型电流传输层40中自上而下制作p型沟道层41和p+型屏蔽层42；步骤B2：在所述p型沟道层41和p+型屏蔽层42中制作n++型源区导电层43；步骤B3：在所述p型沟道层41和n++型源区导电层43中制作p++型基区导电层44。可选地，步骤B包括：通过自对准技术，使得p型沟道层41、p+型屏蔽层42、n++型源区导电层43以及p++型基区导电层44之间形成间距。可选地，步骤C包括：步骤C1：清理步骤B后所得n型电流传输层40的表面；步骤C2：制作主沟槽51，在所述n型电流传输层40上淀积形成阻挡层，刻蚀该阻挡层，形成主沟槽51；步骤C3：填充所述主沟槽51，填充物质完全覆盖主沟槽51内部及n型电流传输层40上部；步骤C4：刻蚀步骤C3中所述填充物质，最终在主沟槽51底部形成底部绝缘层52，该底部绝缘层52的厚度为300nm～800nm；步骤C5：清洗步骤C4所得基片，而后利用沉积方法制得栅氧化层53；步骤C6：在栅氧化层53的表面上和主沟槽51中填充高掺杂多晶硅，刻蚀所得高掺杂多晶硅，得到侧墙栅电极接触54；步骤C7：在已形成侧墙栅电极接触54的主沟槽51中及n型电流传输层40的上部填充内绝缘物质55，刻蚀内绝缘物质55，制得接触通孔56和接触通孔56’。可选地，步骤D包括：步骤D1：沉积金属，形成源电极金属接触57；步骤D2：在碳化硅衬底基片10的底部沉积金属制备漏电极金属接触60；步骤D3：第一退火条件下退火，使源电极金属接触57和漏电极金属接触60形成欧姆接触；步骤D4：沉积金属形成肖特基金属层，第二退火条件下退火，形成肖特基金属接触59。可选地，步骤D包括：步骤D1：沉积相同金属，形成源电极金属接触57和肖特基金属接触59；步骤D2：在碳化硅衬底基片10的底部沉积金属层制得漏电极金属接触60；步骤D3：同一退火条件下，使所述源电极金属接触57和漏电极金属接触60分别形成欧姆接触，同时，使所述肖特基金属接触59形成肖特基金属接触。(三)有益效果本专利技术通过提供了一种集成SBD的碳化硅沟槽型MOSFETs至少具有以下有益效果之一或其中的一部分：(1)本专利技术基于具有本文档来自技高网...

【技术保护点】
1.一种集成SBD的碳化硅沟槽型MOSFETs，其特征在于，包括：n++型碳化硅衬底基片(10)；n+型缓冲层(20)，生长于所述n++型碳化硅衬底基片(10)之上；n‑漂移层(30)，生长于所述n+型缓冲层(20)之上；n型电流传输层(40)，生长于所述n‑漂移层(30)之上，包括p型沟道层(41)、p+型屏蔽层(42)、n++型源区导电层(43)、p++型基区导电层(44)，p型沟道层(41)、n++型源区导电层(43)和p++型基区导电层(44)紧贴p+型屏蔽层(42)上表面，并且n++型源区导电层(43)位于p型沟道层(41)、p+型屏蔽层(42)和p++型基区导电层(44)之中；主沟槽区(50)，包括生成于所述n型电流传输层(40)上表面以及主沟槽(51)内两侧壁表面的栅氧化层(53)、设置在所述栅氧化层(53)表面的侧墙栅电极接触(54)、源电极金属接触(57)和肖特基金属接触(59)；漏电极金属接触(60)，其设于所述n++型碳化硅衬底基片(10)的下表面。

【技术特征摘要】
1.一种集成SBD的碳化硅沟槽型MOSFETs，其特征在于，包括：n++型碳化硅衬底基片(10)；n+型缓冲层(20)，生长于所述n++型碳化硅衬底基片(10)之上；n-漂移层(30)，生长于所述n+型缓冲层(20)之上；n型电流传输层(40)，生长于所述n-漂移层(30)之上，包括p型沟道层(41)、p+型屏蔽层(42)、n++型源区导电层(43)、p++型基区导电层(44)，p型沟道层(41)、n++型源区导电层(43)和p++型基区导电层(44)紧贴p+型屏蔽层(42)上表面，并且n++型源区导电层(43)位于p型沟道层(41)、p+型屏蔽层(42)和p++型基区导电层(44)之中；主沟槽区(50)，包括生成于所述n型电流传输层(40)上表面以及主沟槽(51)内两侧壁表面的栅氧化层(53)、设置在所述栅氧化层(53)表面的侧墙栅电极接触(54)、源电极金属接触(57)和肖特基金属接触(59)；漏电极金属接触(60)，其设于所述n++型碳化硅衬底基片(10)的下表面。2.根据权利要求1所述的集成SBD的碳化硅沟槽型MOSFETs，其特征在于，所述n型电流传输层(40)中制作有源区，其中：所述p型沟道层(41)的上表面距离所述n型电流传输层(40)上表面的距离为0.2～0.7μm；所述p+型屏蔽层(42)上表面紧贴所述p型沟道层(41)的下表面，且p+型屏蔽层(42)上表面距离所述p型沟道层(41)上表面的距离为0.3～1μm；所述n++型源区导电层(43)同时处于所述p型沟道层(41)和p+型屏蔽层(42)之中，其上表面低于所述p型沟道层(41)的上表面，其下表面高于所述p+屏蔽层(42)的下表面；所述p++型基区导电层(44)下表面与所述n++型源区导电层(43)的下表面紧贴，上表面与所述p型沟道层(41)的上表面平齐。3.根据权利要求2所述的集成SBD的碳化硅沟槽型MOSFETs，其特征在于，所述p型沟道层(41)、p+型屏蔽层(42)、n++型源区导电层(43)以及p++型基区导电层(44)之间具有间距，该间距之间保留原n型电流传输层(40)。4.根据权利要求1所述的集成SBD的碳化硅沟槽型MOSFETs，其中，主沟槽区(50)包括：主沟槽(51)，其底面位于所述p+型屏蔽层(42)的上表面；底部绝缘层(52)，其位于所述主沟槽(51)底部；栅氧化层(53)，其下表面紧贴所述底部绝缘层(52)的上表面；侧墙栅电极接触(54)，其紧贴所述栅氧化层(53)表面，下部紧贴所述底部绝缘层(52)的上表面，顶端高于所述P型沟道层(41)的上表面；内绝缘物质(55)，覆盖于所述底部绝缘层(52)、栅氧化层(53)和侧墙栅电极接触(54)之上；接触通孔(56)，其位于所述主沟槽(51)中央，下表面与所述主沟槽(51)下表面齐平；接触通孔(56’)，其下表面位置与主n型电流传输层(40)上表面齐平；源电极金属接触(57)，其位于所述接触通孔(56)的底部、所述n++型源区导电层(43)和p++型基区导电层(44)的上表面；源区金属pad(58)，其位于所述内绝缘物质(55)、接触通孔(56)和源电极金属接触(57...

【专利技术属性】
技术研发人员：申占伟，张峰，温正欣，赵万顺，王雷，闫果果，刘兴昉，孙国胜，曾一平，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：北京,11