沟槽式功率半导体元件及其制造方法技术

本发明专利技术公开一种沟槽式功率半导体元件及其制造方法。沟槽式功率半导体元件的沟槽栅极结构位于一磊晶层的元件沟槽内，并至少包括遮蔽电极、栅极、绝缘层、中间介电层以及一内介电层。遮蔽电极设置于至少一元件沟槽的底部，栅极设置于遮蔽电极上并与遮蔽电极隔离。绝缘层覆盖元件沟槽的内壁面，而中间介电层位于绝缘层与遮蔽电极之间，并具有一底部开口。内介电层位于中间介电层与遮蔽电极之间，其中，构成中间介电层的材料与构成内介电层的材料相异，且内介电层填入底部开口内，以使沟槽栅极结构在遮蔽电极正下方的材料相同。

【技术实现步骤摘要】
沟槽式功率半导体元件及其制造方法
本专利技术涉及一种功率半导体元件及其制造方法，特别是涉及一种具有遮蔽电极的沟槽式功率半导体元件及其制造方法。
技术介绍
现有的沟槽式功率金氧半场效晶体管(PowerMetalOxideSemiconductorFieldTransistor,PowerMOSFET)的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金氧半场效晶体管的切换速度，不利于应用高频电路中。现有的沟槽式功率金氧半场效晶体管会具有一位于栅极沟槽下半部的遮蔽电极(shieldingelectrode)，以降低栅极/漏极电容值，并在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压。
技术实现思路
本专利技术所要解决的技术问题在于，针对现有技术的不足提供一沟槽式功率半导体元件及其制造方法，其通过设置具有底部开口的中间介电层以及填入底部开口的内介电层，以在对沟槽式功率半导体元件施加逆向偏压时，舒缓元件沟槽底部的电场分布。本专利技术所采用的其中一技术方案是，提供一种沟槽式功率半导体元件，包括基材、磊晶层以及沟槽栅极结构。磊晶层位于基材上，并具有至少一元件沟槽形成于其中。沟槽栅极结构位于元件沟槽中，且沟槽栅极结构包括遮蔽电极、栅极、绝缘层、中间介电层以及内介电层。遮蔽电极设置于元件沟槽的底部，栅极设置于遮蔽电极上并与遮蔽电极电性绝缘。绝缘层覆盖至少一元件沟槽的内壁面，中间介电层位于绝缘层与遮蔽电极之间，并具有一底部开口。内介电层位于中间介电层与遮蔽电极之间，其中，内介电层的材料与中间介电层相异，且内介电层填入底部开口内，以使沟槽栅极结构中，位于遮蔽电极正下方的材料相同。本专利技术所采用的其中一技术方案是，提供一种沟槽式功率半导体元件的制造方法，其包括：形成一磊晶层于一基材上；形成一元件沟槽于磊晶层内；以及形成一沟槽栅极结构于元件沟槽内，其中，形成沟槽栅极结构的步骤至少包括：形成一覆盖元件沟槽的一内壁面的绝缘层；形成一中间介电层及一内介电层于元件沟槽内，其中，中间介电层具有一底部开口，初始内介电层覆盖中间介电层并填入底部开口内；形成一重掺杂半导体材料于元件沟槽的下半部；施以一热氧化处理，以氧化重掺杂半导体材料的顶部，而形成一极间介电层，其中，重掺杂半导体材料未被氧化的部分形成一遮蔽电极；以及形成一栅极于元件沟槽的上半部，其中，栅极通过极间介电层与遮蔽电极隔离。本专利技术的有益效果在于，在本专利技术实施例所提供的沟槽式功率半导体元件中，由两种相异材料所构成的中间介电层与内介电层围绕遮蔽电极，而中间介电层位于内介电层与绝缘层之间。中间介电层的底端具有底部开口，而内介电层填入底部开口内。如此，在对沟槽式功率半导体元件施加逆向偏压时，由于沟槽栅极结构填入元件沟槽底部且位于遮蔽电极正下方的材料较为单纯，可以舒缓元件沟槽底部的电场分布，从而可在不牺牲导通电阻的条件下，进一步提高元件的崩溃电压。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本专利技术加以限制者。附图说明图1为本专利技术一实施例的沟槽式功率半导体元件的局部剖面示意图。图2为本专利技术另一实施例的沟槽式功率半导体元件的局部剖面示意图。图3为本专利技术又一实施例的沟槽式功率半导体元件的局部剖面示意图。图4为本专利技术又另一实施例的沟槽式功率半导体元件的局部剖面示意图。图5为本专利技术其中一实施例的沟槽式功率半导体元件的局部剖面示意图。图6本专利技术其中一实施例的沟槽式功率半导体元件的流程图。图7A至7H分别绘示本专利技术一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。图8A至图8F分别绘示本专利技术另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。图9A至图9C分别绘示本专利技术另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。图10A至图10B分别绘示本专利技术另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。图11A至图11D分别绘示本专利技术另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。图12A至图12C分别绘示本专利技术另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。具体实施方式请参照图1。沟槽式功率半导体元件T1包括基材10、磊晶层11以及沟槽栅极结构13。沟槽式功率半导体元件T1可以是沟槽式功率金氧半场效晶体管或是具有肖特基二极管的功率半导体元件。在图1中，以沟槽式功率金氧半场效晶体管的结构为例来进行说明。在图1中，基材10具有高浓度的第一型导电性杂质，以作为沟槽式功率半导体元件的漏极区(drain)。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材10为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。若沟槽式功率半导体元件为N型，基材10掺杂N型导电性杂质。另一方面，若为P型沟槽式功率半导体元件，则基材10掺杂P型导电性杂质。本专利技术实施例中，是以N型沟槽式功率半导体元件为例说明。本专利技术实施例的沟槽式功率半导体元件T1还包括一形成于基材10底部的漏极电极14，用以电性连接至外部控制电路。承上述，磊晶层11(epitaxiallayer)位于基材10上，并具有和基材10相同的导电型，但磊晶层11的掺杂浓度低于基材10的掺杂浓度。以NMOS晶体管为例，基材10具有高浓度的N型掺杂(N+)，而磊晶层11具有低浓度的N型掺杂(N-)。以PMOS晶体管为例，基材10与磊晶层11则分别具有高浓度的P型掺杂(P+doping)以及低浓度的P型掺杂(P-doping)。另外，在图1的实施例中，藉由在相异区域掺杂不同浓度及不同类型的导电性杂质，磊晶层11可被区分为漂移区110(driftregion)、基体区111(bodyregion)及源极区112(sourceregion)。基体区111与源极区112是形成于沟槽栅极结构13侧边的磊晶层11中，而漂移区110则位于磊晶层11中靠近基材10的一侧。也就是说，基体区111与源极区112是形成于磊晶层11的上半部，漂移区110则形成于磊晶层11的下半部。详细而言，基体区111是藉由在磊晶层11中掺杂第二型导电性杂质而形成，而源极区112则是藉由在基体区111掺杂高浓度的第一型导电性杂质而形成，且源极区112是形成于基体区111的上方。若沟槽式功率半导体元件T1是NMOS晶体管，基体区111为P型掺杂(如P型井，P-well)，而源极区112为N型掺杂。此外，基体区111的掺杂浓度小于源极区112的掺杂浓度。另外，在本实施例中，磊晶层11具有至少一个元件沟槽12。元件沟槽12由磊晶层11的一表面11S向下延伸至漂移区110中，并且元件沟槽12的底部较靠近基材10。另外须说明的是，在本专利技术实施例中，是以基体区111的下缘为基准面，将元件沟槽12大致区分为上半部及下半部。如图1所示，本专利技术实施例中，至少一个沟槽栅极结构13设置于对应的元件沟槽12中。沟槽栅极结构13包括遮蔽电极1本文档来自技高网...

【技术保护点】
1.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：一基材；一磊晶层，位于所述基材上，其中所述磊晶层具有至少一元件沟槽形成于其中；以及一沟槽栅极结构，位于所述元件沟槽内，其中，所述沟槽栅极结构包括：一遮蔽电极，设置于至少一所述元件沟槽的底部；一栅极，设置于所述遮蔽电极上并与所述遮蔽电极隔离；一绝缘层，覆盖至少一所述元件沟槽的内壁面；一中间介电层，位于所述绝缘层与所述遮蔽电极之间，其中，所述中间介电层于所述元件沟槽形成一底部开口；以及一内介电层，位于所述中间介电层与所述遮蔽电极之间，其中，所述内介电层的材料与所述中间介电层的材料相异，且所述内介电层填入所述底部开口内。

【技术特征摘要】
1.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：一基材；一磊晶层，位于所述基材上，其中所述磊晶层具有至少一元件沟槽形成于其中；以及一沟槽栅极结构，位于所述元件沟槽内，其中，所述沟槽栅极结构包括：一遮蔽电极，设置于至少一所述元件沟槽的底部；一栅极，设置于所述遮蔽电极上并与所述遮蔽电极隔离；一绝缘层，覆盖至少一所述元件沟槽的内壁面；一中间介电层，位于所述绝缘层与所述遮蔽电极之间，其中，所述中间介电层于所述元件沟槽形成一底部开口；以及一内介电层，位于所述中间介电层与所述遮蔽电极之间，其中，所述内介电层的材料与所述中间介电层的材料相异，且所述内介电层填入所述底部开口内。2.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述中间介电层包括分别位于所述遮蔽电极两相反侧的一第一侧壁部及一第二侧壁部，且所述第一侧壁部的底端与所述第二侧壁部的底端彼此分离而形成所述底部开口，其中所述底部开口的一宽度大于所述遮蔽电极的宽度。3.如权利要求2所述的沟槽式功率半导体元件，其特征在于，所述第一侧壁部的厚度与所述第二侧壁部的厚度都是沿着所述元件沟槽的深度方向递减。4.如权利要求2所述的沟槽式功率半导体元件，其特征在于，所述第一侧壁部与所述第二侧壁部都由所述元件沟槽的上半部延伸至所述元件沟槽的下半部。5.如权利要求2所述的沟槽式功率半导体元件，其特征在于，所述第一侧壁部与所述第二侧壁部都是位于所述元件沟槽的下半部。6.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述内介电层直接接触所述元件沟槽的底面。7.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述绝缘层具有两个相对的内侧壁面及一连接所述内侧壁面的底面，所述内介电层的材料与所述绝缘层的材料相同，且所述内介电层在所述底部开口接触所述绝缘层的所述底面。8.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述的沟槽式功率半导体元件还包括都位于所述磊晶层内的一基体区及一位于所述基体区上的源极区，其中，所述元件沟槽具有一开口端部以及连接所述开口端部的主体部，所述开口端部的内表面为一斜面，且所述开口端部的宽度随着一深度方向从所述磊晶层的表面向下渐缩，且所述源极区的下边缘与所述基体区的下边缘对应所述斜面的倾斜方向而倾斜。9.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述的沟槽式功率半导体元件还包括一极间介电层隔离所述栅极与所述遮蔽电极，所述极间介电层的顶面与所述内介电层的顶面相互连接而形成一山形曲面，且所述山形曲面的最高点是位于所述遮蔽电极正上方。10.一种沟槽式功率半导体元件的制造方法，其特征在于，所述沟槽式功率半导体元件的制造方法包括：形成一磊晶层于一基材上；形成一元件沟槽于所述磊晶层内；以及形成一沟槽栅极结构于所述元件沟槽内，其中，形成所述沟槽栅极结构的步骤至少包括：形成覆盖所述元件沟槽的一内壁面的一绝缘层；形成一中间介电层及一内介电层于所述元件沟槽内，所述中间介电层于所述元件沟槽具有一底部开口，所述内介电层覆盖所述中间介电层并填入所述底部开口...

【专利技术属性】
技术研发人员：许修文，叶俊莹，倪君伟，
申请(专利权)人：帅群微电子股份有限公司，
类型：发明
国别省市：中国台湾,71