具有用于抵抗变形的扶壁结构的三维集成电路装置制造方法及图纸

一种集成电路，包括位于叠层区中的叠层及位于所述叠层区之外的区。设置于叠层之外的扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的材料在朝向所述叠层区的方向上的膨胀。

【技术实现步骤摘要】
具有用于抵抗变形的扶壁结构的三维集成电路装置
本专利技术涉及可在制造期间经受变形应力的包括三维(3D)存储器装置的高密度集成电路装置。
技术介绍
三维集成电路包括材料的叠层，在叠层中设置有多个电路元件平面。举例而言，已开发出用于叠层多级(multiplelevels)存储单元以达成较高储存容量的技术。研究者已开发出例如位成本可缩放(BitCostScalable，BiCS)存储器、百万兆单元阵列晶体管(TerabitCellArrayTransistor，TCAT)、及垂直与非(VerticalNAND，V-NAND)等各种结构。对于这些类型的结构以及包括由被绝缘(或无源)层分离开的有源层形成的叠层的其他复杂结构，形成导体或其他电路元件来连接所述叠层深处的层与上部层(upperlayers)或连接所述叠层深处的层与图案化金属层通常是有用的，所述图案化金属层是位于所述叠层之上用于周边电路的连接。然而，这些导体或其他电路元件可能是难以形成的。当所述叠层被刻蚀以在可包括高深宽比(aspectratio)沟道的中间结构中界定图案时，所述中间结构易于因制造工艺或环境而变形。图1是对三维(3D)与非非易失性存储器装置的简化说明，所述三维与非非易失性存储器装置中具有由位于基底100上的交替的导电层(例如，111、113、115、117)与绝缘层(例如，110、112、116、118)形成的叠层、以及位于所述叠层中的多个存储器柱(例如，130-137)及多个高深宽比沟道(例如，120、121、122、123)。如图1中所见，所述叠层因例如由环绕结构的热膨胀引起的应力或其他应力而变形。此种变形会增加填充沟道的难度。图2是对三维(3D)与非非易失性存储器装置的简化说明，在所述三维与非非易失性存储器装置中，沟道中的导体(例如，201、202、203、204)由于因导体的沉积引发的应力而变形。在填充沟道前或填充沟道后形成的变形，将引起柱(pillars)及导电线的位置改变。这些位置改变可能引起与上部层结构的对齐问题，且常常在后端(back-end-of-line，BEOL)路由中导致与实施于叠层之上的图案化导体层的错接(misconnection)及/或错位(misalignment)。期望能提供一种变形得到减少的三维集成电路结构。其可提高延伸穿过叠层或延伸至所述叠层中的电路元件的质量，并提高后端路由及其他结构的对齐容差(alignmenttolerance)。
技术实现思路
阐述一种用于制作扶壁结构的工艺及所得结构，所述所得结构可反抗所形成装置的由应力引发的变形。在一个方案中，本文所述的一种集成电路包括：叠层区及所述叠层区之外的区，位于基底之上；叠层，包括多个层，设置于所述叠层区中；多个电路元件，延伸穿过所述叠层；以及扶壁结构，设置于所述叠层区周围，所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的所述区中的材料在朝向所述叠层区的方向上的膨胀。在另一方案中，本文所述的一种制造集成电路的方法包括：在基底上的叠层区中形成包括多个层的叠层；在所述叠层周围形成扶壁结构；在形成所述扶壁结构后，刻蚀穿过所述叠层中的所述多个层，以在所述叠层中形成多个开口的图案；以及使用导电材料或半导电材料填充所述叠层中的所述开口中的至少某些开口，以在所述叠层中形成电路元件。在又一方案中，本文所述的一种集成电路包括：由有源层及无源层形成的叠层，设置于基底之上；多个垂直导体，延伸穿过所述由有源层及无源层形成的叠层；以及环绕所述叠层的区，包括位于填充材料中的扶壁结构，其中所述扶壁结构包含杨氏模量(Young’smodulus)大于所述填充材料的材料。通过附图、详细说明及权利要求可看出本技术的其他方案及优点。附图说明图1是对在形成沟道被填充的垂直导体前的变形三维与非非易失性存储器装置的简化说明。图2是对在形成沟道被填充的垂直导体后的变形三维与非非易失性存储器装置的简化说明。图3是说明一个实施例中的三维存储器装置的启发式布局(heuristiclayout)。图4说明本文所述的扶壁结构的各种配置。图5至图9是说明本文所述的一个实施例中的三维与非存储器在各制造阶段期间的结构的剖面图。图10A至图10D说明具有电路元件的三维叠层的简化剖面图、以及扶壁结构的元件的替代性剖面形状，所述电路元件延伸穿过例如与图9所示存储器阵列类似的存储器阵列中所使用的叠层的层。图11A及图11B是分别示出不具有与具有扶壁结构的三维存储器的ANSYS仿真结果的曲线图(由ANSYS公司提供的ANSYS计算机仿真工具)。图12是说明扶壁结构的位移随深度变化的直方图。图13是包括具有本文所述扶壁结构的三维存储器阵列的集成电路存储装置的方块图。【附图标记说明】100、500：基底110、112、116、118：绝缘层111、113、115、117、567：导电层120、121、122、123：高深宽比沟道130、131、132、133、134、135、136、137：存储器柱201、202、203、204：导体301、302、303、304、320、506：区310：叠层区330、532、961、1031、1032：扶壁结构371、571、572：电路元件510、512、514、516、518：无源绝缘层511、513、515、517：牺牲层520、1020：填充材料521：存储器层522：薄膜/半导体薄膜523：绝缘结构524：插塞530：顶盖层540：氧化物膜541、542、543、544：薄层551、552、553、554：金属栅极560：绝缘体/绝缘层561、562：开口565：势垒层901：集成电路905：数据总线910：控制逻辑920：区块930：总线940：译码器/SSL/GSL译码器945：SSL/GSL线950：译码器/级译码器955：字线960：存储器阵列/三维存储器阵列965：全局位线970：译码器/行译码器/全局位线行译码器975：第一数据线980：电路/感测放大器/程序缓冲器电路985：第二数据线990：多级数据缓冲器991：输入/输出电路993：数据路径1032B、1032C、1032D：结构1050：下表面1051：顶表面1060：顶部有源层1065：中间有源层1069：底部有源层1071、1072、1073、1074、1075、1076：垂直导体D1、D2、d：距离HB、HC：深度具体实施方式参照图3至图10来提供本专利技术的实施例的详细说明。图3是说明集成电路装置的启发式布局，所述集成电路装置包括位于基底之上的叠层区310及叠层区310之外的区320。叠层包括设置于叠层区310中的多个层。多个电路元件371延伸穿过叠层。位于叠层之上的图案化导体层中的电导体(图中未示出)连接至电路元件371中的一个或多者。叠层区310可包括多个叠层。所述叠层包括有源层(如电路功能中所涉及的导体)及无源层(如首先运作以电性隔离所述叠层中的所述有源层的绝缘体)。在此实例中，梯阶结构(stairstepstructure)设置于区301、302、303、304中且可例如沿一或多个叠层的侧边被配置成字线着陆垫(landingpad)。在另一实例中，梯阶本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：叠层区及所述叠层区之外的区，位于基底之上；叠层，包括多个层，设置于所述叠层区中；多个电路元件，延伸穿过所述叠层；以及扶壁结构，设置于所述叠层区周围，所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的所述区中的材料在朝向所述叠层区的方向上的膨胀。

【技术特征摘要】
2017.05.22 US 15/602,0191.一种集成电路，包括：叠层区及所述叠层区之外的区，位于基底之上；叠层，包括多个层，设置于所述叠层区中；多个电路元件，延伸穿过所述叠层；以及扶壁结构，设置于所述叠层区周围，所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的所述区中的材料在朝向所述叠层区的方向上的膨胀。2.如权利要求1所述的集成电路，包括位于所述叠层区之外的所述区中的结构，所述结构至少在邻近所述叠层的多个上部层的高度处主要由填充材料构成，其中所述扶壁结构包括杨氏模量大于所述填充材料的材料。3.如权利要求1所述的集成电路，其中所述扶壁结构与地电位隔离。4.如权利要求2所述的集成电路，其中所述多个层包括顶部层、底部层、及位于所述顶部层与所述底部层之间的多个中间层，且所述扶壁结构具有一下表面，其位于较所述叠层的所述底部层高的高度处。5.如权利要求1所述的集成电路，其中所述栅栏形电性无源元件是环绕所述叠层区的一体的闭合多边形。6.如权利要求1所述的集成电路，其中所述扶壁结构包括：设置于环绕所述叠层区的折线上的多个栅栏形电性无源元件或者排列于围绕所述叠层区的同心线上的多个栅栏形电性无源元件，所述多个栅栏形电性无源元件包括前面提到的所述栅栏形电性无源元件。7.如权利要求1所述的集成电路，其中所述扶壁结构包括多个栅栏形电性无源元件，所述多个栅栏形电性无源元件为L形且设置于环绕所述叠层区的折线的隅角上，所述多个栅栏形电性无源元件包括前面提到的所述栅栏形电性无源元件。8.一种制造集成电路的方法，包括：在基底上的叠层区中形成包括多个层的叠层；在所述叠层周围形成扶壁结构；在形成所述扶壁结构后，刻蚀穿过所述叠层中的所述多个层，以在所述叠层中形成多个开口的图案；以及使用导电材料或半导电材料填充...

【专利技术属性】
技术研发人员：骆统，洪永泰，杨大弘，陈光钊，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71