半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，包含提供基底，在基底中形成一栅极沟槽，沿着第一方向延伸。形成栅极介电层，覆盖该栅极沟槽的底面和侧壁。在该栅极沟槽内填充牺牲层，并于牺牲层中形成开口，暴露出部分该栅极介电层。在该开口内沉积一中介材料层，然后回蚀刻该中介材料层至剩余的该中介材料层仅位于开口的下部，成为一中介层。移除该牺牲层后，形成一栅极金属填充该栅极沟槽，其中该中介层被埋设在该栅极金属与该栅极介电层之间。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种半导体元件及其制作方法，特别是涉及一种动态随机存取存储器(DynamicRandomAccessMemory,DRAM)及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memorycell)构成的阵列区(arrayarea)以及由控制电路构成的周边区(peripheralarea)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(wordline,WL)与位线(bitline,BL)，可定位至每一存储单元以控制其数据的存取。随着制作工艺世代演进，为了缩小存储单元尺寸而获得更高的集密度，存储器的结构已朝向三维(three-dimensional)发展。埋入式字符线(buriedwordline)结构即是将字符线与晶体管整合制作在基底的沟槽中并且横切各存储单元的主动区，形成沟槽式栅极，不仅可提升存储器的操作速度与密集度，还能避免短通道效应造成的漏电情形。然而，现有的沟槽式栅极仍存在一些问题。当存储器的尺寸持续微缩，埋入式字符线(buriedwordline)切过两主动区之间的通过栅极(passinggate)区域，在重复性读写时，会在两侧的主动区中产生累积的寄生电子。当寄生电子通过与该行(column)埋入式字符线相邻的另一埋入式字符线底部而流至与一位线电连接的源/漏极时，会造成该列(row)位线数据读写错误，此现象称为列锤效应(rowhammereffect)。
技术实现思路
本专利技术目的之一在于提出一种可避免列锤效应的动态随机存取存储器及其制作方法，通过在埋入式字符线底部，特别是其作为通过栅极区域的底部设置一中介层，可减少寄生电子的累积，同时避免寄生电子流过相邻行埋入式字符线底部至与源/漏极区的机会。本专利技术一方面提供一种半导体元件，包含一基底，其中包含一栅极沟槽，沿一第一方向延伸。一栅极介电层，沿着该栅极沟槽的底面和侧壁覆盖。一栅极金属，位于该栅极介电层上并且部分填充该栅极沟槽。多个中介层，位于该栅极沟槽的一下部，并沿着该第一方向埋设在该栅极金属与该栅极介电层之间。本专利技术另一方面提供一种半导体元件的制作方法，包含提供一基底，形成一栅极沟槽，沿着一第一方向延伸。形成一栅极介电层，覆盖该栅极沟槽的底面和侧壁。在该栅极沟槽内填充一牺牲层，在该牺牲层中形成一开口，暴露出部分该栅极介电层。在该开口内沉积一中介材料层，再回蚀刻该中介材料层至剩余的该中介材料层仅位于该开口的一下部，形成一中介层。移除该牺牲层，然后形成一栅极金属填充该栅极沟槽，其中该中介层被埋设在该栅极金属与该栅极介电层之间。附图说明图1至图9为根据本专利技术一实施例的半导体元件的制作方法步骤示意图；图10至图11为图1至图9所述实施例的第一变化型的示意图；图12至图14为图1至图9所述实施例的第二变化型的示意图；图15至图16为图1至图9所述实施例的第三变化型的示意图。主要元件符号说明1半导体元件10基底12栅极沟槽14硬掩模层16栅极介电层18牺牲层20抗反射层22图案化光致抗蚀剂层24中介材料层26阻障层28栅极金属30盖层10a主动区10b绝缘结构10c端点12a第一区域12b第二区域18a开口18b区段22a开口24a中介层A-A'切线B-B'切线d1深度d2深度d3深度具体实施方式图1至图9为根据本专利技术一实施例的半导体元件的制作方法步骤示意图。半导体元件1例如是具有沟槽式栅极(或埋入式字符线)的动态随机存取存储器1。请参考图1。图1上半部是顶视图，下半部分别是沿着该顶视图中A-A’切线方向和B-B’切线方向的剖视图。首先提供一基底10，例如是一硅基底或硅覆绝缘(SOI)基底，但不限于此。基底10中形成有绝缘结构10b，在基底10中定义出多个沿着A-A’切线方向延伸的主动区10a。形成绝缘结构10b的方法例如，在基底10上形成一图案化掩模层(图未示)，然后利用该图案化掩模层为蚀刻掩模对基底10进行蚀刻以定义出一绝缘沟槽，接着于该绝缘沟槽填入绝缘材料，例如氧化硅，再利用平坦化制作工艺移除该绝缘沟槽外多余的绝缘材料，形成绝缘结构10b。可选择性的在基底10上设置一硬掩模层14，将该图案化掩模层的图案先转移至硬掩模层14后，再以硬掩模层14作为蚀刻硬掩模对基底10进行蚀刻。形成绝缘结构10b并且定义出主动区10a后，接着在基底10中形成多条栅极沟槽12，沿着B-B’切线方向延伸，同时切过主动区10a和绝缘结构10b。图1左下方大致上是沿着主动区10a的长度方向纵切两连续相邻的主动区10a及两者之间(即通过栅极区域)的绝缘结构10b，显露出栅极沟槽12的剖面形状。图1右下方大致上是沿着栅极沟槽12的长度方向纵切过该栅极沟槽12，显露出该栅极沟槽12底部的剖面形状。由于材质的不同，基底10(主动区10a)和绝缘结构10b在形成栅极沟槽12的蚀刻步骤中具有不同的蚀刻率，因此栅极沟槽12切过主动区10a和绝缘结构10b的部分会具有不同深度，如图1右下方所示，栅极沟槽12沿着其长度方向(B-B’切线方向)是由多个第一区域12a(切过主动区10a)和多个第二区域12b(切过绝缘结构10b)交错构成，其中第一区域12a的深度d1小于第二区域12b的深度d2。绝缘结构10b具有深度d3，d3大于d1和d2。请参考图2。接着利用原子层沉积(ALD)制作工艺或现场蒸气成长(in-situsteamgeneration,ISSG)制作工艺形成一栅极介电层16，共型地沿着栅极沟槽12底面和侧壁覆盖。栅极介电层16的材料可以是氧化硅、氮化硅或其他高介电常数(high-k)介电材料，但不限于此。请参考图3。接着形成一牺牲层18，完全覆盖基底10并填满栅极沟槽12，然后于牺牲层18上形成一图案化光致抗蚀剂层22，包含多个开口22a，对准在于A-A’切线方向上相邻两主动区10a的相邻端点10c之间的绝缘结构10b正上方，暴露出部分牺牲层。牺牲层18较佳包含有机材料，例如旋涂式玻璃(spin-on-glass,SOG)、底抗反射层(bottomanti-reflectivecoating,BARC)或光致抗蚀剂材料。较佳者，可在图案化光致抗蚀剂层22与牺牲层之间设置一抗反射层20。请参考图4。接着以图案化光致抗蚀剂层22为掩模进行一蚀刻制作工艺，自开口22a移除暴露的牺牲层18以于牺牲层18中定义出开口18a，显露出部分栅极沟槽12底面的栅极介电层16。然后移除图案化光致抗蚀剂层22、抗反射层20和栅极沟槽12外的牺牲层18，使得剩余的牺牲层18仅填充在栅极沟槽12内且略低于主动区10a(或硬掩模层14)的上表面。参考图4上部顶视图所示，各栅极沟槽12内剩余的牺牲层18被多个开口18a区隔成多个不连续的区段18b，较佳者，各区段18b末端是位于绝缘结构10b的正上方。开口18a的宽度由栅极沟槽12界定，长度由图案化光致抗蚀剂层22的开口22a界定。换句话说，开口18a是由栅极沟槽12的侧壁本文档来自技高网...

【技术保护点】
1.一种半导体元件，包含:基底，包含一栅极沟槽，沿一第一方向延伸；栅极介电层，沿着该栅极沟槽的底面和侧壁覆盖；栅极金属，位于该栅极介电层上并且部分填充该栅极沟槽；以及多个中介层，位于该栅极沟槽的一下部，并沿着该第一方向埋设在该栅极金属与该栅极介电层之间。

【技术特征摘要】
1.一种半导体元件，包含:基底，包含一栅极沟槽，沿一第一方向延伸；栅极介电层，沿着该栅极沟槽的底面和侧壁覆盖；栅极金属，位于该栅极介电层上并且部分填充该栅极沟槽；以及多个中介层，位于该栅极沟槽的一下部，并沿着该第一方向埋设在该栅极金属与该栅极介电层之间。2.如权利要求1所述的半导体元件，其中该中介层为中空环形柱体。3.如权利要求1所述的半导体元件，其中该中介层为杯状。4.如权利要求1所述的半导体元件，其中该中介层为实心柱体。5.如权利要求1所述的半导体元件，其中该栅极沟槽包含多个第一区域以及多个第二区域交错设置，其中该第一区域的深度d1小于该第二区域的深度d2。6.如权利要求5所述的半导体元件，其中该中介层是设置在该第二区域中。7.如权利要求6所述的半导体元件，其中该中介层的高度大于或等于d2-d1。8.如权利要求5所述的半导体元件，其中该基底另包含一绝缘结构，该绝缘结构定义出多个沿着一第二方向延伸的主动区。9.如权利要求8所述的半导体元件，其中该栅极沟槽切过该绝缘结构的部分为该第一区域，切过各该主动区的部分为该第二区域。10.如权利要求8所述的半导体元件，其中该中介层是位于该第二方向上相邻的该主动区的相邻端点之间。11.一种半导体元件的制作方法，包含:...

【专利技术属性】
技术研发人员：张峰溢，童宇诚，李甫哲，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71