堆叠封装结构制造技术

本发明专利技术公开了堆叠封装结构，其中一种堆叠封装结构包括：封装基板或应用IC，其表面设置有第一焊点；至少两个器件，所述至少两个器件叠放；其所在的平面与所述封装基板或应用IC所在的第一平面相交；所述至少两个器件表面朝向所述封装基板或应用IC的一侧设置有第二焊点，所述第二焊点与所述第一焊点电连接。本发明专利技术所提供的堆叠封装结构，即使堆叠的层数较多，各层器件的焊盘与封装基板或应用IC上焊盘之间的距离也较短，从而连接焊盘所需的引线较短，信号传输的时延较小。此外，还能够避免TSV工艺，制作方法简单；堆叠的器件所在平面与封装基板或应用IC所在平面相交，可以降低封装尺寸，并增加封装结构中的有效单元。

【技术实现步骤摘要】
堆叠封装结构
本专利技术涉及表面贴装工艺
，具体涉及堆叠封装结构。
技术介绍
随着半导体制造技术以及立体封装技术的不断发展，电子器件和电子产品对多功能化和微型化的要求越来越高。堆叠封装技术能够使得封装体积更小，引线距离缩短从而使信号传输更快。现有技术公开了一种堆叠封装结构，如图1所示，应用IC20倒装芯片安装在封装基底10上，两个IC50和52正装堆叠在应用IC20上，并且两个IC同一侧的边错开设置以露出焊盘。IC50错开的一边54上设置有焊盘，并通过导线58将该焊盘与封装基底10表面的焊盘30连接；IC52错开的一边56上设置有焊盘，并通过导线60将该焊盘与封装基底10表面的焊盘30连接。然而，上述堆叠封装结构往往在垂直于封装基底表面的方向堆叠，当堆叠的层数较多时，上层器件的焊盘与封装基底上焊盘之间的距离较大，连接焊盘所需的引线较长，会导致信号传输的时延较大。
技术实现思路
有鉴于此，本专利技术实施例提供了堆叠封装结构，以解决堆叠层数多时连接焊盘所需的引线较长、导致信号传输时延较大的问题。本专利技术第一方面提供了一种堆叠封装结构，包括：封装基板或应用IC，其表面设置有第一焊点；至少两个器件，所述至少两个器件叠放；其所在的平面与所述封装基板或应用IC所在的第一平面相交；所述至少两个器件表面朝向所述封装基板或应用IC的一侧设置有第二焊点，所述第二焊点与所述第一焊点电连接。上述堆叠封装结构，器件叠放，并且器件所在的平面与封装基板或应用IC所在平面相交，器件表面朝向封装基板或应用IC的一侧设置有焊点，与封装基板或应用IC上焊点电连接，器件堆叠方向基本与封装基板或应用IC表面平行，即使堆叠的层数较多，各层器件的焊盘与封装基板或应用IC上焊盘之间的距离也较短，从而连接焊盘所需的引线较短，信号传输的时延较小。此外，还能够避免TSV工艺，制作方法简单；堆叠的器件所在平面与封装基板或应用IC所在平面相交，可以降低封装尺寸，并增加封装结构中的有效单元。本专利技术第二方面提供了一种堆叠封装结构，包括：封装基板或应用IC，其表面设置有第三焊点；至少一个器件组，所述器件组包括：第一器件和第二器件，所述第一器件和所述第二器件叠放，二者焊盘的位置相对应并电连接；所述第一器件、所述第二器件所在的平面与所述封装基板或应用IC所在的第一平面相交；所述器件组中至少一个器件表面朝向所述封装基板或应用IC的一侧设置有第四焊点；所述第三焊点与所述第四焊点电连接。可选地，第二器件的部分与第一器件重合，伸出第二器件的部分表面设置所述第四焊点。可选地，所述器件组中至少一个器件的朝向所述封装基板或应用IC的一侧边缘开设有豁口，至少一个所述第四焊点的位置与所述豁口的位置相适应。可选地，所述堆叠封装结构包括至少两个器件组，所述至少两个器件组在第一方向上堆叠；所述第一方向与所述第一器件、所述第二器件所在的平面相交。可选地，所述第一方向与所述第一器件、所述第二器件所在的平面基本垂直。可选地，所述第一器件和所述第二器件中的一者为存储器件，另一者为逻辑器件；或者所述第一器件和所述第二器件均为存储器件。上述堆叠封装结构，即使堆叠的层数较多，各层器件组的焊盘与封装基板或应用IC上焊盘之间的距离也较短，从而连接焊盘所需的引线较短，信号传输的时延较小，具体请参考第一方面；每个器件组包括第一器件和第二器件，二者焊盘的位置相对应并电连接，从而能够在不增加引线长度的情况下进一步提高堆叠的层数。此外，还能够避免TSV工艺，制作方法简单；堆叠的器件所在平面与封装基板或应用IC所在平面相交，可以降低封装尺寸，并增加封装结构中的有效单元。附图说明通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1示出了现有堆叠封装结构的示意图；图2示出了根据本专利技术实施例的一种堆叠封装结构的纵向剖面示意图；图3示出了根据本专利技术实施例的器件组的纵向剖面示意图；图4示出了根据本专利技术实施例的另一种堆叠封装结构的纵向剖面示意图；图5示出了根据本专利技术实施例的又一种堆叠封装结构的纵向剖面示意图；图6示出了根据本专利技术实施例的又一种堆叠封装结构的纵向剖面示意图。具体实施方式为了使本专利技术的目的、优点更加清楚，下面将结合附图对本专利技术的实施示例进行详细描述，所述实施例的示例在附图中示出，其中附图中部分结构直接给出了优选的结构，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。需要说明的是，参考附图描述的实施例是示例性的，实施例中表明的结构也是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制，本专利技术各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例一本专利技术实施例提供了一种堆叠封装结构，如图2所示，包括封装基板或应用IC10和至少两个器件21。封装基板或应用IC10的表面设置有第一焊点11。该至少两个器件21叠放，这些器件21所在的平面与封装基板或应用IC10所在的第一平面相交(可选地，可以是基本垂直)。该至少两个器件21表面朝向封装基板或应用IC10的一侧设置有第二焊点22，第二焊点22与第一焊点11电连接。第二焊点22可以是焊盘；或者，也可以是凸点，设置在器件21的第一表面，器件21的第二表面(与第一表面相对设置)上与凸点对应的位置开始有豁口；或者也可以是其他形式，本申请对此不做限定。本专利技术实施例所提供的堆叠封装结构，器件叠放，并且器件所在的平面与封装基板或应用IC所在平面相交，器件表面朝向封装基板或应用IC的一侧设置有焊点，与封装基板或应用IC上焊点电连接，器件堆叠方向基本与封装基板或应用IC表面平行，即使堆叠的层数较多，各层器件的焊盘与封装基板或应用IC上焊盘之间的距离也较短，从而连接焊盘所需的引线较短，信号传输的时延较小。此外，还能够避免TSV工艺，制作方法简单；堆叠的器件所在平面与封装基板或应用IC所在平面相交，可以降低封装尺寸，并增加封装结构中的有效单元。本专利技术实施例中的器件21可以为存储器件，也可以为逻辑器件。实施例二本专利技术实施例提供了一种堆叠封装结构，如图3所示，该堆叠封装结构包括封装基板或应用IC10和至少一个器件组20。封装基板或应用IC10的表面设置有第三焊点11。如图3所示，器件组20包括第一器件23和第二器件24，第一器件23和第二器件24叠放，二者焊盘的位置相对应并电连接。第一器件23和第二器件24所在的平面与封装基板或应用IC10所在的第一平面相交，如图5所示；也可以是基本垂直，如图2、图4和图6。器件组20中至少一个器件表面朝向封装基板或应用IC10的一侧设置有第四焊点22，第三焊点11与第四焊点22电连接。本专利技术实施例所提供的堆叠封装结构，即使堆叠的层数较多，各层器件组的焊盘与封装基板或应用IC上焊盘之间的距离也较短，从而连接焊盘所需的引线较短，信号传输的时延较小，具体请参考实施例一；每个器件组包括第一器件和第二器件，二者焊盘的位置相对应并电连接，从而能够在不增加引线长度的情况下进一步提高堆叠的层数。此外，还能够避免TSV工艺，制作方法简单；堆叠的器件所在平面与封装基板或应用IC所在平面相交，本文档来自技高网...

【技术保护点】
1.一种堆叠封装结构，其特征在于，包括：封装基板或应用IC，其表面设置有第一焊点；至少两个器件，所述至少两个器件叠放；其所在的平面与所述封装基板或应用IC所在的第一平面相交；所述至少两个器件表面朝向所述封装基板或应用IC的一侧设置有第二焊点，所述第二焊点与所述第一焊点电连接。

【技术特征摘要】
1.一种堆叠封装结构，其特征在于，包括：封装基板或应用IC，其表面设置有第一焊点；至少两个器件，所述至少两个器件叠放；其所在的平面与所述封装基板或应用IC所在的第一平面相交；所述至少两个器件表面朝向所述封装基板或应用IC的一侧设置有第二焊点，所述第二焊点与所述第一焊点电连接。2.一种堆叠封装结构，其特征在于，包括：封装基板或应用IC，其表面设置有第三焊点；至少一个器件组，所述器件组包括：第一器件和第二器件，所述第一器件和所述第二器件叠放，二者焊盘的位置相对应并电连接；所述第一器件、所述第二器件所在的平面与所述封装基板或应用IC所在的第一平面相交；所述器件组中至少一个器件表面朝向所述封装基板或应用IC的一侧设置有第四焊点；所述第三焊点与所述第四焊点电连接。3.根据权利要求2所述的堆叠封装结构，其特征在于，第二器件的部分与第一器件重合，伸...

【专利技术属性】
技术研发人员：任玉龙，孙鹏，
申请(专利权)人：华进半导体封装先导技术研发中心有限公司，
类型：发明
国别省市：江苏,32