集成电路设计方法及装置、芯片版图分解和着色方法及装置制造方法及图纸

本申请公开了一种集成电路设计方法及装置，该设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。而且，该设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。此外，本申请还公开了一种芯片版图分解和着色方法及装置。

【技术实现步骤摘要】
集成电路设计方法及装置、芯片版图分解和着色方法及装置
本申请涉及集成电路芯片涉及领域，尤其涉及一种集成电路设计方法及装置，此外，本申请还尤其涉及一种芯片版图分解和着色方法及装置。
技术介绍
针对工艺尺寸较大的集成电路芯片，在其制造过程中，同一物理层图形只需一块掩模版一次光刻即可成形，随着集成电路工艺特征尺寸的不断缩小，在22/20nm及以下尺寸工艺下原先的同物理层图形在使用一块掩模版进行一次光刻成形由于光学邻近效应导致实际图形畸变严重，不能形成功能正确的器件、连线图形，这就需要将原来同层的物理图形分解到若干子物理层掩模版(又称分解和着色)以增大邻近图形之间的间距从而通过多次光刻成形制造出符合电路性能要求的物理图形。为了支持同物理层图形的多次光刻成形需要将同物理层图形分解到若干子物理层掩模版(又称分解和着色)，这种分解一般是在完成整个版图设计之后进行。但因为全芯片版图进行面向多次光刻成形工艺的版图分解和着色其复杂度高花费时间长，为了降低最后版图分解和着色的复杂度，在单元的布局时需要加大单元之间的间距从而造成潜在的芯片面积浪费。此外，在单元电路特征化时，利用未进行多次光刻成形工艺的版图分解和着色的数据所进行的寄生参数提取缺乏多次光刻成形下工艺偏差对寄生效应的影响的考虑，其所建立的单元特征化数据在该物理意义下欠缺准确性，基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真因为基础数据的准确性问题而导致仿真结果可信度降低。
技术实现思路
为了解决上述技术问题，本申请的第一方面提供了一种集成电路设计方法及装置。本申请的第二方面提供了一种芯片版图的分解和着色方法及装置。为了解决上述技术问题，本申请采用了如下技术方案：一种集成电路设计方法，包括：对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。一种芯片版图分解和着色方法，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述方法包括：从全芯片版图中选择未分解和着色的同层物理图形；查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。一种集成电路设计装置，包括：单元版图分解和着色模块，用于对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；单元电路特征化模块，用于对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；逻辑综合模块，用于利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；平面规划与布局模块，用于根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。一种芯片版图分解和着色装置，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述装置包括：选择模块，用于从全芯片版图中选择未分解和着色的同层物理图形；查找模块，用于查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；构建模块，用于利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；初始着色模块，用于根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；分解和着色模块，用于以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；映射模块，用于将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。相较于现有技术，本申请具有以下有益效果：本申请提供的集成电路设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，如此可以确定出较为合理的相邻单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。而且，本申请提供的集成电路设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。本申请提供的芯片版图分解和着色方法利用了单元版图的分解和着色结果，减小了全芯片版图进行面向多次光刻成形工艺的版图分解和着色的问题规模，降低了分解和着色复杂度，缩短了分解时间。而且，在全芯片版图进行面向多次光刻成形工艺的分解和着色时，保留单元版图的分解和着色，有利于保证实际制造出的芯片其单元的性能与其单元库中的特征化数据一致。附图说明为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例，本领域技术人员在未付出创造性劳动的前提下，还可以获得其它附图。图1是本申请提供的集成电路设计方法一种实施例的流程示意图；图2是本申请提供的集成电路设计方法另一种实施例的流程示意图；图3是本申请提供的集成电路设计方法又一种实施例的流程示意图；图4是本申请提供的集成电路设计方法又一种实施例的流程示意图；图5是本申请提供的芯片版图的分解和着色方法的一种实施例的流程示意图；图6A至图6E为本申请提供的芯片版图的分解和着色方法的各步骤对应的结构示意图；图7是本申本文档来自技高网...

【技术保护点】
1.一种集成电路设计方法，其特征在于，包括：对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。

【技术特征摘要】
1.一种集成电路设计方法，其特征在于，包括：对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。2.根据权利要求1所述的设计方法，其特征在于，所述根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果，具体包括：根据每个单元版图的每套单元掩模数据中的单元边界图形所在的子掩模信息，确定不同单元之间的间距；根据所述不同单元之间的间距，确定每个单元的邻近单元；根据所述门级网表和单元库中的单元摘要视图并结合确定的邻近单元，进行平面规划与布局，得到平面规划与布局结果。3.根据权利要求1所述的设计方法，其特征在于，所述根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果，具体包括：按照间距最小的原则选择已确定单元掩模数据的邻近单元的单元掩模数据；根据所述门级网表和单元库中的单元摘要视图，并结合每个单元的邻近单元的单元掩模数据进行平面规划与布局，得到平面规划与布局结果。4.根据权利要求1所述的设计方法，其特征在于，所述根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果，具体包括：按照单元电路性能最好的原则选择已确定单元掩模数据的邻近单元的单元掩模数据；根据所述门级网表和单元库中的单元摘要视图，并结合每个单元的邻近单元的单元掩模数据进行平面规划与布局，得到平面规划与布局结果。5.根据权利要求1所述的设计方法，其特征在于，所述构建单元库中的单元版图对应的多套单元掩模数据之后，所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化之前，还包括：对每个单元版图的每套单元掩模数据进行光学邻近效应修正；所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化，具体包括：对光学邻近效应修正后的每个单元版图的每套单元掩模数据分别进行单元电路特征化。6.根据权利要求1所述的设计方法，其特征在于，所述构建单元库中的单元版图对应的多套单元掩模数据之后，所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化之前，还包括：对所述每个单元版图的每套单元掩模数据进行光刻仿真，得到每个单元版图的每套单元掩模数据光刻仿真后的图形形貌；对所述每个单元版图的每套单元掩模数据光刻仿真后的图形形貌进行寄生效应提取；所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化，具体包括：根据提取到的每个单元版图的每套单元掩模数据的寄生效应进行单元电路特征化。7.根据权利要求1-6任一项所述的设计方法，其特征在于，所述得到平面规划与布局结果之后，还包括：以每个单元版图的多套分解和着色方案作为限制条件对所述平面规划与布局结果进行布线，得到全芯片版图。8.根据权利要求7所述的设计方法，其特征在于，所述以每个单元版图的多套分解和着色方案作为限制条件对所述平面规划与布局结果进行布线，得到全芯片版图，具体包括：对所述全芯片版图的每一物理层图形分别创建布线格点阵列；分别根据同一物理层中的每个单元版图及其所选分解和着色方案，将每个单元版图分解所得的子掩模图形所对应的布线格点着色成与所述子掩模图形所对应的颜色；对未实现物理连线的线网进行布线。9.根据权利要求7所述的设计方法，其特征在于，所述得到全芯片版图之后，还包括：利用所述全芯片版图中用到的单元版图的分解和着色方案，对所述全芯片版图中未分解和着色的版图进行分解和着色，得到全芯片版图的分解和着色方案；从所述全芯片版图的分解和着色方案中进行寄生参数提取；根据提取到的寄生参数对全芯片版图的电路进行...

【专利技术属性】
技术研发人员：吴玉平，陈岚，张学连，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11