一种像素结构制造技术

本实用新型专利技术提供了一种像素结构，包括共用数据线、第一栅极线、第二栅极线、第一薄膜晶体管、第二薄膜晶体管、第一像素电极和第二像素电极；第一薄膜晶体管和共用数据线及第一栅极线电性连接，第二薄膜晶体管与共用数据线及第二栅极线电性连接；第一像素电极与第一薄膜晶体管电性连接，第二像素电极与第二薄膜晶体管电性连接；第一薄膜晶体管、第二薄膜晶体管、第一像素电极与第二像素电极均布置于所述共用数据线同一侧，且布置与第一栅极线和第二栅极线之间；所述第一像素电极与第二像素电极沿所第一栅极线或第二栅极线的延伸方向排列。本实用新型专利技术能够有效解决了共用数据线的像素结构中因制作误差形成的寄生电容不相等，引起显示异常的问题。

【技术实现步骤摘要】
一种像素结构
本技术涉及了显示
，特别是涉及了一种像素结构。
技术介绍
在像素结构中的薄膜晶体管中，栅极与漏极之间会形成寄生电容，影响像素电压的跳变，是影响显示质量的重要因素，其中寄生电容的大小与薄膜晶体管中栅极与漏极的重叠面积成正相关。现有采用共用数据线结构的像素结构，即是由同一条数据线分别在左右两侧各连接薄膜晶体管，这样能够减少数据线数量，降低驱动成本，但是由于薄膜晶体管的栅极和漏极布置在不同层中，需要在不同的制程中依次制作，这样就使得栅极与漏极的重叠面积不可精确控制，再出现偏差时，一侧的薄膜晶体管的寄生电容增加而另一侧的薄膜晶体管的寄生电容减少，从而使得分别布置于共用数据线两侧的薄膜晶体管的栅极与漏极形成的寄生电容不相等，进而造成显示异常。
技术实现思路
本技术所要解决的技术问题是能够有效解决现有采用共用数据线的像素结构中，由于制作误差导致寄生电容不相等，引起显示异常的问题。为解决上述技术问题，本技术提供了一种像素结构，包括共用数据线、第一栅极线、第二栅极线、第一薄膜晶体管、第二薄膜晶体管、第一像素电极和第二像素电极；所述第一薄膜晶体管和所述共用数据线及第一栅极线电性连接，所述第二薄膜晶体管与所述共用数据线及第二栅极线电性连接；所述第一像素电极与所述第一薄膜晶体管电性连接，所述第二像素电极与所述第二薄膜晶体管电性连接；所述第一薄膜晶体管、第二薄膜晶体管、第一像素电极与第二像素电极均布置于所述共用数据线同一侧，且布置于第一栅极线和第二栅极线之间；所述第一像素电极与第二像素电极沿所述第一栅极线及第二栅极线的延伸方向排列。作为本技术的一种优选方案，所述第一像素电极与第二像素电极的面积一致。作为本技术的一种优选方案，所述第一像素电极的长度小于所述第二像素电极的长度，所述第一像素电极的宽度大于所述第二像素电极的宽度。作为本技术的一种优选方案，所述第一薄膜晶体管包括第一栅极、第一源极和第一漏极；所述第二薄膜晶体管包括第二栅极、第二源极和第二漏极。作为本技术的一种优选方案，所述第一栅极与所述第一栅极线电性连接。作为本技术的一种优选方案，所述第二栅极与所述第二栅极线电性连接。作为本技术的一种优选方案，所述第一源极与所述共用数据线电性连接，所述第二源极与所述共用数据线电性连接。本技术具有如下技术效果：本技术提供的一种像素结构由于所述第一薄膜晶体管、第二薄膜晶体管、第一像素电极与第二像素电极均布置于所述共用数据线同一侧，且布置与第一栅极线和第二栅极线之间；所述第一像素电极与第二像素电极沿所第一栅极线或第二栅极线的延伸方向排列；从而在出现漏极层的整体偏移时，第一栅极与第一漏极形成的第一寄生电容和第二栅极与第二漏极形成的第二寄生电容会因相同的偏移量同时增加或减少，能够有效保证第一寄生电容与第二寄生电容的相等，从而有效解决了共用数据线的像素结构中因制作误差形成的寄生电容不相等，引起显示异常的问题。附图说明图1为本技术提供的一种像素结构的结构示意图。具体实施方式为使本技术的目的，技术方案和优点更加清楚，下面结合附图对本技术实施方式作进一步详细说明。显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于所描述的本技术的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。除非另外定义，本技术使用的技术术语或者科学术语应当为本技术所属领域内具有一般技能的人士所理解的通常意义。本技术中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。在本技术的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。如图1所示，其表示了本技术提供的一种像素结构。该像素结构包括共用数据线1、第一栅极线2、第二栅极线3、第一薄膜晶体管4、第二薄膜晶体管5、第一像素电极6和第二像素电极7；所述第一薄膜晶体管4和所述共用数据线1及第一栅极线2电性连接，所述第二薄膜晶体管5与所述共用数据线1及第二栅极线3电性连接；所述第一像素电极6与所述第一薄膜晶体管4电性连接，所述第二像素电极7与所述第二薄膜晶体管5电性连接；所述第一薄膜晶体管4、第二薄膜晶体管5、第一像素电极6与第二像素电极7均布置于所述共用数据线1同一侧，且布置于第一栅极线2和第二栅极线3之间；所述第一像素电极6与第二像素电极7沿所述第一栅极线2及第二栅极线3的延伸方向排列。具体地，在本实施例中，所述第一薄膜晶体管4包括第一栅极41、第一源极43和第一漏极42；所述第二薄膜晶体管5包括第二栅极51、第二源极53和第二漏极52。其中，所述第一栅极41与所述第一栅极线2电性连接，所述第二栅极51与所述第二栅极线3电性连接，所述第一源极43与所述共用数据线1电性连接，所述第二源极53与所述共用数据线1电性连接。具体地，第一栅极41与第一漏极42会形成第一寄生电容Cgs1，第二栅极51与第二漏极52会形成第二寄生电容Cgs2，由于所述第一薄膜晶体管4、第二薄膜晶体管5、第一像素电极6与第二像素电极7均布置于所述共用数据线1同一侧，且布置于第一栅极线2和第二栅极线3之间；所述第一像素电极6与第二像素电极7沿所述第一栅极线2及第二栅极线3的延伸方向排列；具体地，在本实施例中，第一薄膜晶体管4、第二薄膜晶体管5、第一像素电极6与第二像素电极7均位于共用数据线1的右侧，从而在出现漏极层的整体偏移时，若是向左偏移，第一栅极41与第一漏极42形成的第一寄生电容Cgs1和第二栅极51与第二漏极52形成的第二寄生电容Cgs2会因相同的偏移量同时增加，增加后依然能够有效保证Cgs1=Cgs2，同样地，若是向右偏移，第一栅极41与第一漏极42形成的第一寄生电容Cgs1和第二栅极51与第二漏极52形成的第二寄生电容Cgs2会因相同的偏移量同时减少，减少后依然能够有效保证Cgs1=Cgs2，从而有效解决了共用数据线的像素结构中因制作误差形成的寄生电容不相等，引起显示异常的问题。具体地，在本实施例中，所述第一像素电极6与第二像素电极7的面积一致。具体地，由于第一像素电极6的上方位置均布置有源极走线，使得所述第一像素电极6的长度小于所述第二像素电极7的长度，所述第一像素电极6的宽度大于所述第二像素电极7的宽度。能够有效保证所述第一像素电极6与第二像素电极7的面积一致。以上所述实施例仅表达了本技术的实施方式，其描述较为具体和详细，但并不能因此而理解为对本技术专利范围的限制，但凡采用等同替换或等效变换的形式所获得的技术方案，均应落在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种像素结构，其特征在于，包括共用数据线、第一栅极线、第二栅极线、第一薄膜晶体管、第二薄膜晶体管、第一像素电极和第二像素电极；所述第一薄膜晶体管和所述共用数据线及第一栅极线电性连接，所述第二薄膜晶体管与所述共用数据线及第二栅极线电性连接；所述第一像素电极与所述第一薄膜晶体管电性连接，所述第二像素电极与所述第二薄膜晶体管电性连接；所述第一薄膜晶体管、第二薄膜晶体管、第一像素电极与第二像素电极均布置于所述共用数据线同一侧，且布置于第一栅极线和第二栅极线之间；所述第一像素电极与第二像素电极沿所述第一栅极线及第二栅极线的延伸方向排列。

【技术特征摘要】
1.一种像素结构，其特征在于，包括共用数据线、第一栅极线、第二栅极线、第一薄膜晶体管、第二薄膜晶体管、第一像素电极和第二像素电极；所述第一薄膜晶体管和所述共用数据线及第一栅极线电性连接，所述第二薄膜晶体管与所述共用数据线及第二栅极线电性连接；所述第一像素电极与所述第一薄膜晶体管电性连接，所述第二像素电极与所述第二薄膜晶体管电性连接；所述第一薄膜晶体管、第二薄膜晶体管、第一像素电极与第二像素电极均布置于所述共用数据线同一侧，且布置于第一栅极线和第二栅极线之间；所述第一像素电极与第二像素电极沿所述第一栅极线及第二栅极线的延伸方向排列。2.根据权利要求1所述的像素结构，其特征在于，所述第一像素电极与第二...

【专利技术属性】
技术研发人员：于靖，庄崇营，李林，
申请(专利权)人：信利半导体有限公司，
类型：新型
国别省市：广东,44