一种分列式电容阵列结构SAR ADC制造技术

本发明专利技术属于模拟或数模混合集成电路技术领域，涉及一种分列式电容阵列结构SAR ADC，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端，高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN。本发明专利技术提高了整个电容阵列的匹配精度，提升了SAR ADC的精度。

【技术实现步骤摘要】
一种分列式电容阵列结构SARADC
本专利技术属于模拟或数模混合集成电路
，涉及一种split(分列式)电容阵列结构SARADC。
技术介绍
近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器(SARADC)的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SARADC具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR结构ADC的速度又得到了巨大的提升。因此，高速SAR结构ADC成为目前模数转换器的研究热点。传统二进制N位SARADC原理图如图1所示，由N-1个权重电容阵列(C，2C，…，2N-2C，2N-1C)组成，权重电容阵列的上极板通过采样开关S0对输入信号Vin进行采样，同时接比较器的输入端，权重电容阵列的下极板通过基准开关阵列(S(N-1)，S(N-2)，…，S2，S1，)接基准电压VREFP或者VREFN。当SARADC处于采样状态时，采样开关S0导通，权重电容阵列上极板对输入信号Vin采样，采样完成后，SARADC进入逐次逼近状态，基准开关阵列(S(N-1)，S(N-2)，…，S2，S1)依次接VREFP或者VREFN。这种结构的优点是电容阵列大小可精确按照2的幂进行设计，通过对单位电容C的并联，可以精确实现每个权重电容，从而使得每个权重电容之间的匹配较好，同时，该结构只需要一组基准电压VREFP和VREFN，从而使得电路结构容易实现，又能保持较好的精度。但该结构的缺点也是明显的，随着SARADC量化精度的增加，电容阵列容值迅速增大，量化精度每增加一位，电容阵列的容值就会增加一倍，一个N位SARADC的电容阵列总电容值为2NC，这会造成采样时间明显增加，权重电容的增加也会使得对电容充放电的时间增加，上述缺点会明显降低SARADC的速度，同时增加SARADC的功耗。另一方面，由于电容阵列面积的迅速增加，SARADC版图面积迅速增加，这会明显增加芯片的制造成本。基于上述缺点，提出了split(分列式)电容阵列结构SARADC，同样以二进制N位SARADC为例进行说明，传统split电容阵列结构SARADC原理图如图2所示，电容阵列分为三个部分，高位电容阵列由权重电容C，2C，…，2N-M-1C一共N-M-1个电容组成，高位电容阵列的上极板通过采样开关S0对输入信号Vin进行采样，同时接比较器的输入端，高位电容阵列的下极板分别通过接基准电压的开关阵列S(M+1),S(M+2),…，S(N-1)接基准电压VREFP或者VREFN。低位电容阵列由权重电容C，2C，…，2MC一共M个电容组成，低位电容阵列的上极板接耦合电容CS，低位电容阵列的下极板分别通过接基准电压的开关阵列S1,S2,…，SM接基准电压VREFP或者VREFN。高位电容阵列和低位电容阵列之间通过一个耦合电容CS相连。为了实现高位电容阵列和低位电容阵列之间的匹配精度，耦合电容CS的理论值为(2M+1/2M)C。因此，一个N位SARADC的电容阵列总电容值为2N-MC，和传统N位SARADC的电容阵列总电容值相比，split电容阵列结构SARADC的电容阵列面积明显减小，和传统二进制权重N位SARADC相比，该结构的优点是明显减小了采样时间以及逐次逼近过程中的电容建立时间和功耗，非常适合高速SARADC的设计。由于单位电容通常采用金属电容实现，传统结构单位电容的剖面图如图3所示，其中P-SUB为芯片的P衬底，DNW为深N阱，NW为N阱，PW为基准电容C'下面的P阱，其中P-SUB接地，NW接电源电压VDD。金属电容上极板(TOP)和下极板(Bottom)之间为基准电容C'，传统单位电容结构中，由于PW接地，使得基准电容的上极板和地间存在一个寄生电容CP；由于这个寄生电容的存在，使得高位电容阵列和低位电容阵列分别存在一个对地的寄生电容CP1和CP2。传统split电容阵列结构SARADC高位电容阵列逐次逼近原理图如图4所示，其中CP1为高位电容阵列上极板和地之间的寄生电容，CP2为低位电容阵列上极板和地之间的寄生电容，传统split电容阵列结构SARADC中，低位电容阵列的上极板处于悬空状态，电压值VP不确定。综上所述，传统分列式电容阵列结构SARADC会造成三方面的问题：一、悬空节点可能出现高压，造成元器件的击穿，使得电路失效；二、低位电容阵列的上极板和地之间存在一个寄生电容CP2，这个寄生电容和高位电容阵列上极板和地之间的寄生电容CP1会存在失配误差，使得高位电容阵列和低位电容阵列之间存在增益误差的不匹配，这会严重影响整个SARADC的精度；三、传统split电容阵列结构SARADC中，为了满足精度，高位电容阵列和低位电容阵列之间的耦合电容的理想值是一个略微大于单位电容C的值((2M+1/2M)C)，这在实际制造中很难实现，使得SARADC在从高位到低位的逐次逼近过程中，每一次权重电容切换都会引入误差，而高位电容阵列切换所引入的误差将严重影响整个SARADC的精度。上述三个问题如果不能得到解决，会严重影响SARADC的精度。
技术实现思路
针对上述问题，本专利技术提出了一种split电容阵列结构SARADC，所述SARADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端；高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN；比较器的另一个输入端接地；其输出端控制高位开关阵列和低位开关阵列的状态。优选的，所述低位电容阵列包括M个权重电容，其电容值分别为C，2C，…，2MC；所述高位电容阵列包括N-M-1个权重电容，其电容值分别为C，2C，…，2N-M-1C；C表示单位电容的大小；N表示分列式电容阵列结构SARADC的二进制位数。优选的，所述高位阵列开关分别对应为S(M+1),S(M+2),…，S(N-1)；所述低位阵列开关分别对应为S1,S2,…，SM。优选的，所述单位电容的结构包括P衬底、P阱、深N阱、N阱、基准电容以及寄生电容，基准电容的上极板连接寄生电容的上极板，寄生电容的下级板和基准电容的下级板均连接P阱，P阱两侧均为N阱，在P阱和两个N阱的下方为深N阱，深N阱下方连接P衬底P-SUB；其中，N阱连接电源电压VDD，P衬底接地；单位电容的电容值为基准电容与寄生电容之和。其中，当所述SARADC处于采样状态时，采样开关和接地开关同时导通，高位电容阵列上极板对输入信号Vin进行采样，低位电容上极板通过接地开关接地。进一步的，当所述SARADC处于逐次逼近状态时，即高位电容阵列开始逐次逼近过程，采样开关断开，接地开关保持导通，高位开关阵列分别依次连接VREFP或者VREFN。进一步的，当高位电容阵列完成逐次逼近过程，低位电容阵列进入逐次逼近过程，接地开关断开，低位电容阵列开始逐次逼本文档来自技高网...

【技术保护点】
1.一种分列式电容阵列结构SAR ADC，其特征在于，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端；高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN；比较器的另一个输入端接地；其输出端控制高位开关阵列和低位开关阵列的状态。

【技术特征摘要】
1.一种分列式电容阵列结构SARADC，其特征在于，所述SARADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端；高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN；比较器的另一个输入端接地；其输出端控制高位开关阵列和低位开关阵列的状态。2.根据权利要求1所述的一种分列式电容阵列结构SARADC，其特征在于，所述低位电容阵列包括M个权重电容，其电容值分别为C，2C，…，2MC；所述高位电容阵列包括N-M-1个权重电容，其电容值分别为C，2C，…，2N-M-1C；C表示单位电容的大小；N表示分列式电容阵列结构SARADC的二进制位数。3.根据权利要求2所述的一种分列式电容阵列结构SARADC，其特征在于，所述高位阵列开关分别对应为S(M+1),S(M+2),…，S(N-1)；所述低位阵列开关分别对应为S1,S2,…，SM。4.根据权利要求1所述的一种分列式电容阵列结构SARADC，其特征在于，所述单位电容的结构包括P衬底、P阱、深N阱、N阱、基准电容以及寄生电容，基准电容的上极板连接寄生电容的上...

【专利技术属性】
技术研发人员：徐代果，王健安，陈光炳，付东兵，王育新，徐世六，张正平，袁浚，胡蓉彬，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50